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IDT70V05S20PFGI

更新时间： 2024-09-17 13:00:39

品牌	Logo	应用领域
艾迪悌 - IDT		/
页数	文件大小	规格书
22页	173K
描述
Dual-Port SRAM, 8KX8, 20ns, CMOS, PQFP64, 14 X 14 MM, 1.40 MM HEIGHT, GREEN, TQFP-64

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IDT70V05S20PFGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFP
包装说明：	14 X 14 MM, 1.40 MM HEIGHT, GREEN, TQFP-64	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.12
Is Samacsys：	N	最长访问时间：	20 ns
I/O 类型：	COMMON	JESD-30 代码：	S-PQFP-G64
JESD-609代码：	e3	长度：	14 mm
内存密度：	65536 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	8	湿度敏感等级：	3
功能数量：	1	端口数量：	2
端子数量：	64	字数：	8192 words
字数代码：	8000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	8KX8	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装等效代码：	QFP64,.66SQ,32	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.015 A	最小待机电流：	3 V
子类别：	SRAMs	最大压摆率：	0.225 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	14 mm
Base Number Matches：	1

IDT70V05S20PFGI 数据手册

IDT70V05S/L

HIGH-SPEED 3.3V

8K x 8 DUAL-PORT

STATIC RAM

Features

◆

using the Master/Slave select when cascading more than

one device

M/S = VIH for BUSY output flag on Master

M/S = VIL for BUSY input on Slave

Interrupt Flag

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

TTL-compatible, single 3.3V (±0.3V) power supply

Available in 68-pin PGA and PLCC, and a 64-pin TQFP

Industrial temperature range (-40°C to +85°C) is available

for selected speeds

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

◆

–

Commercial: 15/20/25/35/55ns (max.)

Industrial:20/25/35/55ns(max.)

◆

Low-power operation

–

IDT70V05S

Active:400mW(typ.)

Standby: 3.3mW (typ.)

IDT70V05L

◆

–

Active:380mW(typ.)

Standby: 660µW (typ.)

IDT70V05 easily expands data bus width to 16 bits or more

◆

Functional Block Diagram

OER

CER

OEL

CEL

R/W

I/O0L- I/O7L

I/O0R-I/O7R

I/O

Control

I/O

Control

(1,2)

BUSYL

BUSYR

A12L

A0L

A12R

A0R

Address

Decoder

MEMORY

ARRAY

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CEL

OEL

CER

OER

R/WR

R/WL

SEM

INTL

SEM

INTR

M/S

(2)

2941 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs and INT outputs are non-tri-stated push-pull.

MARCH 2000

DSC 2941/6

12 3 4 5 6 7...22

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