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IDT70824L35GG

更新时间： 2024-09-26 12:59:35

品牌	Logo	应用领域
艾迪悌 - IDT		存储
页数	文件大小	规格书
21页	205K
描述
Standard SRAM, 4KX16, 35ns, CMOS, CPGA84, PGA-84

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IDT70824L35GG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	PGA
包装说明：	PGA-84	针数：	84
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.83
Is Samacsys：	N	最长访问时间：	35 ns
JESD-30 代码：	S-CPGA-P84	JESD-609代码：	e3
长度：	27.94 mm	内存密度：	65536 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	16
功能数量：	1	端子数量：	84
字数：	4096 words	字数代码：	4000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4KX16
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	PGA
封装形状：	SQUARE	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	5.207 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	MATTE TIN	端子形式：	PIN/PEG
端子节距：	2.54 mm	端子位置：	PERPENDICULAR
处于峰值回流温度下的最长时间：	30	宽度：	27.94 mm
Base Number Matches：	1

IDT70824L35GG 数据手册

HIGH SPEED 64K (4K X 16 BIT)

SEQUENTIAL ACCESS

IDT70824S/L

RANDOM ACCESS MEMORY (SARAM^™)

Features

◆

High-speed access

Compatible with Intel BMIC and 82430 PCI Set

Width and Depth Expandable

Sequential side

– Address based flags for buffer control

◆

– Military:35/45ns(max.)

◆

– Commercial:20/25/35/45ns(max.)

Low-power operation

◆

– IDT70824S

– Pointer logic supports up to two internal buffers

Battery backup operation - 2V data retention

TTL-compatible, single 5V (+10%) power supply

Available in 80-pin TQFP and 84-pin PGA

Military product compliant to MIL-PRF-38535 QML

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

◆

Active:775mW(typ.)

Standby: 5mW (typ.)

– IDT70824L

◆

Active:775mW(typ.)

Standby: 1mW (typ.)

◆

™

4Kx16SequentialAccess RandomAccess Memory (SARAM )

– Sequential Access from one port and standard Random

Access from the other port

– Separate upper-byte and lower-byte control of the

RandomAccessPort

High speed operation

– 20ns tAA for random access port

– 20ns tCD for sequential port

Description

TheIDT70824isahigh-speed4Kx16-BitSequentialAccessRandom

AccessMemory(SARAM).TheSARAMoffersasingle-chipsolutionto

bufferdatasequentiallyononeport,andbeaccessedrandomly(asyn-

chronously) through the other port. The device has a Dual-Port RAM

based architecture with a standard SRAM interface for the random

(asynchronous) access port, and a clocked interface with counter se-

◆

– 25nsclockcycletime

Architecture based on Dual-Port RAM cells

FunctionalBlockDiagram

RST

SCLK

CNTEN

A0-11

Random

Sequential

SOE

Access

SSTRT1

Port

R/W

Port

Controls

LB ^LSB

UB ^MSB

SSTRT2

Controls

SCE

SR/W

SLD

4K X 16

Memory

Array

CMD

Data^R

Addr^R

Reg.

Data^L

Addr^L

I/O0-15

SI/O0-15

RST

Pointer/

Counter

Start Address for Buffer #1

End Address for Buffer #1

Start Address for Buffer #2

End Address for Buffer #2

Flow Control Buffer

Flag Status

EOB1

EOB2

COMPARATOR

3099 drw 01

APRIL 2000

DSC-3099/5

6.07

12 3 4 5 6 7...21

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