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IDT7026S20JG

更新时间： 2024-11-21 13:08:39

品牌	Logo	应用领域
艾迪悌 - IDT		/
页数	文件大小	规格书
18页	239K
描述
Dual-Port SRAM, 16KX16, 20ns, CMOS, PQCC84, PLASTIC, LCC-84

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IDT7026S20JG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	LCC
包装说明：	QCCJ,	针数：	84
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.26
最长访问时间：	20 ns	其他特性：	SEMAPHORE; AUTOMATIC POWER DOWN; LOW POWER STANDBY MODE
JESD-30 代码：	S-PQCC-J84	JESD-609代码：	e3
长度：	29.3116 mm	内存密度：	262144 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	16
功能数量：	1	端口数量：	2
端子数量：	84	字数：	16384 words
字数代码：	16000	工作模式：	ASYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16KX16	输出特性：	3-STATE
可输出：	YES	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装形状：	SQUARE
封装形式：	CHIP CARRIER	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	4.57 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	MATTE TIN
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	29.3116 mm	Base Number Matches：	1

IDT7026S20JG 数据手册

HIGH-SPEED

IDT7026S/L

16K x 16 DUAL-PORT

STATIC RAM

Integrated Device Technology, Inc.

FEATURES:

• True Dual-Ported memory cells which allow simulta-

neous access of the same memory location

• High-speed access

• IDT7026 easily expands data bus width to 32 bits or

more using the Master/Slave select when cascading

more than one device

— Military: 25/35/55ns (max.)

— Commercial: 20/25/35/55ns (max.)

• Low-power operation

• M/S = H for BUSY output flag on Master,

M/S = L for BUSY input on Slave

• On-chip port arbitration logic

— IDT7026S

• Full on-chip hardware support of semaphore signaling

between ports

Active: 750mW (typ.)

Standby: 5mW (typ.)

— IDT7026L

Active: 750mW (typ.)

Standby: 1mW (typ.)

• Separate upper-byte and lower-byte control for

multiplexed bus compatibility

• Fully asynchronous operation from either port

• TTL-compatible, single 5V (±10%) power supply

• Available in 84-pin PGA and 84-pin PLCC

• Industrial temperature range (–40°C to +85°C) is avail-

able, tested to military electrical specifications

FUNCTIONAL BLOCK DIAGRAM

OER

I/O8L-I/O15L

I/O0L-I/O7L

I/O8R-I/O15R

I/O0R-I/O7R

I/O

Control

I/O

Control

BUSY^(1,2)

BUSY ^(1,2)

13L

13R

Address

Decoder

MEMORY

ARRAY

Address

Decoder

ARBITRATION

SEMAPHORE

LOGIC

CEL

CER

SEM

M/S

2939 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs are non-tri-stated push-pull.

The IDT logo is a registered trademark of Integrated Device Technology, Inc.

MILITARY AND COMMERCIAL TEMPERATURE RANGES

OCTOBER 1996

For latest information contact IDT’s web site at www.idt.com or fax-on-demand at 408-492-8391.

DSC 2939/3

6.17

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