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IDT7008S25GG

更新时间： 2024-11-11 13:00:47

品牌	Logo	应用领域
艾迪悌 - IDT		存储内存集成电路静态存储器
页数	文件大小	规格书
19页	167K
描述
Dual-Port SRAM, 64KX8, 25ns, CMOS, 1.12 X 1.12 INCH, 0.16 INCH HEIGHT, PGA-108

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IDT7008S25GG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	PGA
包装说明：	PGA, PGA84M,11X11	针数：	108
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.14
最长访问时间：	25 ns	I/O 类型：	COMMON
JESD-30 代码：	S-XPGA-P108	JESD-609代码：	e3
内存密度：	524288 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	8	功能数量：	1
端口数量：	2	端子数量：	108
字数：	65536 words	字数代码：	64000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	64KX8
输出特性：	3-STATE	封装主体材料：	UNSPECIFIED
封装代码：	PGA	封装等效代码：	PGA84M,11X11
封装形状：	SQUARE	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	5 V	认证状态：	Not Qualified
最大待机电流：	0.015 A	最小待机电流：	4.5 V
子类别：	SRAMs	最大压摆率：	0.305 mA
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	MATTE TIN	端子形式：	PIN/PEG
端子节距：	2.54 mm	端子位置：	PERPENDICULAR
处于峰值回流温度下的最长时间：	30	Base Number Matches：	1

IDT7008S25GG 数据手册

HIGH-SPEED

IDT7008S/L

64K x 8 DUAL-PORT

STATIC RAM

Features

◆

IDT7008 easily expands data bus width to 16 bits or

more using the Master/Slave select when cascading more

than one device

M/S = VIH for BUSY output flag on Master,

M/S = VIL for BUSY input on Slave

Interrupt Flag

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

◆

– Military:25/35/55ns(max.)

– Industrial:55ns (max.)

– Commercial:20/25/35/55ns(max.)

Low-power operation

◆

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

– IDT7008S

Active:750mW(typ.)

Standby: 5mW (typ.)

– IDT7008L

Active:750mW(typ.)

Standby: 1mW (typ.)

Dual chip enables allow for depth expansion without

external logic

◆

Fully asynchronous operation from either port

TTL-compatible, single 5V (±10%) power supply

Available in 84-pin PGA, 84-pin PLCC, and a 100-pin TQFP

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

◆

FunctionalBlockDiagram

R/WL

CE_0L

CE1L

R/W^R

CE0R

CE_1R

OE_L

OE_R

I/O

Control

I/O

Control

I/O0-7L

I/O_0-7R

(1,2)

BUSY_L

(1,2)

BUSY_R

64Kx8

MEMORY

ARRAY

7008

A15L

A^15R

Address

Decoder

Address

Decoder

A0R

A0L

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

CE_0L

CE_0R

OEL

OER

R/W

SEM_L

INT_L

SEM^R

INTR

(2)

M/S⁽¹⁾

3198 drw 01

NOTES:

1. BUSY is an input as a Slave (M/S = V^IL) and an output when it is a Master (M/S = VIH).

2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).

MAY 2000

DSC 3198/6

12 3 4 5 6 7...19

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型号	品牌	获取价格	描述	数据表
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