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IDT7007L15JG8

更新时间： 2024-11-09 20:48:59

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
20页	178K
描述
Multi-Port SRAM, 32KX8, 15ns, CMOS, PPGA68

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IDT7007L15JG8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	PGA, PGA68,11X11
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.36
最长访问时间：	15 ns	I/O 类型：	COMMON
JESD-30 代码：	S-PPGA-P68	JESD-609代码：	e3
内存密度：	262144 bit	内存集成电路类型：	MULTI-PORT SRAM
内存宽度：	8	湿度敏感等级：	1
端口数量：	2	端子数量：	68
字数：	32768 words	字数代码：	32000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32KX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	PGA	封装等效代码：	PGA68,11X11
封装形状：	SQUARE	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	5 V	认证状态：	Not Qualified
最大待机电流：	0.005 A	最小待机电流：	4.5 V
子类别：	SRAMs	最大压摆率：	0.285 mA
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	PIN/PEG
端子节距：	2.54 mm	端子位置：	PERPENDICULAR
处于峰值回流温度下的最长时间：	30	Base Number Matches：	1

IDT7007L15JG8 数据手册

HIGH-SPEED

16K x 8 DUAL-PORT

STATIC RAM

IDT7006S/L

◆

M/S = H for BUSY output flag on Master,

M/S = L for BUSY input on Slave

Busy and Interrupt Flags

On-chip port arbitration logic

Full on-chip hardware support of semaphore signaling

between ports

Fully asynchronous operation from either port

Devices are capable of withstanding greater than 2001V

electrostatic discharge

Battery backup operation—2V data retention

TTL-compatible, single 5V (±10%) power supply

Available in 68-pin PGA, quad flatpack, PLCC, and a 64-pin

TQFP

Industrial temperature range (–40°C to +85°C) is available

for selected speeds

Green parts available, see ordering information

Features

◆

True Dual-Ported memory cells which allow simultaneous

◆

reads of the same memory location

High-speed access

◆

– Military:20/25/35/55/70ns(max.)

– Industrial:55ns (max.)

◆

– Commercial:15/17/20/25/35/55ns(max.)

Low-power operation

◆

– IDT7006S

◆

Active:750mW(typ.)

Standby: 5mW (typ.)

– IDT7006L

Active:700mW(typ.)

Standby: 1mW (typ.)

IDT7006 easily expands data bus width to 16 bits or more

◆

using the Master/Slave select when cascading more than

one device

FunctionalBlockDiagram

OEL

R/W

I/O0L- I/O7L

I/O0R-I/O7R

I/O

Control

BUSY ^(1,2)

(1,2)

BUSY

13L

13R

Address

Decoder

MEMORY

ARRAY

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

R/W

SEM

SEM ₍₂₎

M/S

(2)

INT

INTR

2739 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs and INT outputs are non-tri-stated push-pull.

OCTOBER 2008

DSC-2739/16

12 3 4 5 6 7...20

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