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9220BGILFT

更新时间： 2024-02-25 20:32:01

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艾迪悌 - IDT		晶体时钟发生器微控制器和处理器外围集成电路光电二极管
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16页	187K
描述
Programmable RambusTM XDRTM Clock Generator

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9220BGILFT 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	4.40 MM, 0.65 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-28
针数：	28	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.71	Is Samacsys：	N
JESD-30 代码：	R-PDSO-G28	长度：	9.7 mm
端子数量：	28	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	100 MHz	认证状态：	Not Qualified
座面最大高度：	1.2 mm	最大供电电压：	2.625 V
最小供电电压：	2.375 V	标称供电电压：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	4.4 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

9220BGILFT 数据手册

DATASHEET

Programmable Rambus^TMXDR^TMClock Generator

ICS9220B

General Description

Features

The ICS9220 clock generator provides Programmable clock • 300 - 700 MHz clock source

signals to support the Rambus XDR^TMmemory subsystem

•

2 open-drain differential output drives with short

and Redwood logic interface. The ICS9220 has been

optimized for 100MHz reference input that may or may not be

modulated for spread spectrum. The ICS9220 provides 2

differential clock pairs in a space saving 28-pin TSSOP

package and provides an off-the-shelf high-performance

interface solution.

term jitter < 40ps

•

Spread spectrum compatible

Reference clock is differential or single-ended

100MHz

SMBus programmability for:

- frequency multiplier

- output enable

- operating mode

Support systems where XDR subsystem is

asynchronous to other system clocks

•

Figure 1 shows the major components of the ICS9220 XDR

Clock Generator. These include the a PLL, a Bypass

Multiplexer and two differential output buffers. The outputs

can be disabled by a logic low on the OE pin. An output is

enabled by the combination of the OE pin being high, and 1

in its SMBus Output control register bit.

•

2.5V power supply

The PLL receives a reference clock, CLK_INT/C and outputs

a clock signal at a frequency equal to the input frequency

times a multiplier. Table 2 shows the multipliers selectable

via the SMBus interface. This clock signal is then fed to the

differentialoutputbufferstodrivetheenabledclocks. Disabled

outputs are set to Hi-Z. The Bypass mode routes the input

clock, CLK_INT/C, directly to the differential output buffers,

bypassing the PLL.

Up to four ICS9220 devices can be cascaded on the same

SMBus.Table 3 shows the SMBus addressing and control for

the four devices.

Block Diagram

Pin Configuration

AVDD2.5

AGND

28 VDD2.5

27 GND

26 GND

25 ODCLK_T0

24 ODCLK_C0

23 GND

22 VDD2.5

21 VDD2.5

20 GND

IREFY

AGND

CLK_INT

CLK_INC

VDD2.5

GND

SMBCLK

SMBDAT 10

OE 11

RegA

ODCLK_T0

BYPASS#/PLL

ODCLK_C0

Bypass

MUX

RegB

ODCLK_T1

ODCLK_C1

CLK_INT

CLK_INC

19 ODCLK_T1

18 ODCLK_C1

17 GND

PLL

SMBCLK

AS1 12

AS2 13

16 GND

BYPASS#/PLL 14

15 VDD2.5

SMBDAT

AS1

AS2

28-Pin 4.4mm TSSOP

IDT^TMProgrammable Rambus^TMXDR^TMClock Generator

1427A—01/26/10

12 3 4 5 6 7...16

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