840271BGILFT

更新时间： 2024-02-04 00:39:45

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艾迪悌 - IDT		时钟驱动器逻辑集成电路光电二极管以太网以太网：16GBASE-T
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描述
SYNCHRONOUS ETHERNET FREQUENCY TRANSLATOR

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840271BGILFT 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP-8	针数：	8
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.8
Is Samacsys：	N	其他特性：	ALSO OPERATES WITH 3.135V TO 3.465V SUPPLY
系列：	5V	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e3
长度：	4.9 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
最大I（ol）：	0.012 A	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	8	实输出次数：	1
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装等效代码：	TSSOP8,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
电源：	2.5/3.3 V	认证状态：	Not Qualified
座面最大高度：	1.75 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	2.625 V	最小供电电压 (Vsup)：	2.375 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	3.9 mm	Base Number Matches：	1

840271BGILFT 数据手册

SYNCHRONOUS ETHERNET FREQUENCY TRANSLATOR

ICS840271I

General Description

Features

The ICS840271I is a PLL-based Frequency

• Clock frequency translator for Synchronous Ethernet

applications

Translator intended for use in telecommunication

applications such as Synchronous Ethernet. The

internal PLL translates Ethernet clock frequencies

such as 125MHz (1Gb Ethernet), 156.25MHz

HiPerClockS™

• One single-ended output (LVCMOS or LVTTL levels),

16Ω output impedance

• Differential input pair (CLK, nCLK) accepts LVPECL, LVDS,

(10GbE XAUI) and 161.1328MHz (10Gb Ethernet) to an output

frequency of 25MHz. The PLL does not any require external

components. The input frequency is selectable by a 2-pin

interface. The ICS840271I is optimized for low cycle-to-cycle jitter

on the 25MHz output signal. The input of the device accepts

differential (LVPECL, LVDS, LVHSTL, SSTL, HCSL) or

single-ended (LVCMOS) signals. The extended temperature range

supports telecommunication and networking equipment

requirements. The ICS840271I uses a small RoHS 6, 8-pin

TSSOP package and is an effective solution for space-constrained

applications.

LVHSTL, SSTL, HCSL input levels

• Supports input clock frequencies of: 125MHz, 156.25MHz or

161.1328MHz

• Generates a 25MHz output clock signal

• Internal resistor bias on nCLK pin allows the user to drive CLK

input with external single-ended (LVCMOS/LVTTL) input levels

• Internal PLL is optimized for low cycle-to-cycle jitter at the

output

• Full 3.3V or 2.5V supply voltage

• -40°C to 85°C ambient operating temperature

• Available in lead-free (RoHS 6) package

Pin Assignment

Block Diagram

V_DDA

SEL0

CLK

nCLK

V_DD

GND

SEL1

CLK

Pre-

PLL

divider

nCLK

Output

divider

Feedback

divider

25 MHz

ICS840271I

8 Lead TSSOP

4.40mm x 3.0mm x 0.925mm

package body

Input Control Logic

00 = PLL Bypass

SEL(1:0)

01 = 161.1328125 MHz

10 = 156.2500000 MHz

11 = 125.0000000 MHz

G Package

Top View

IDT™ / ICS™ SYNCHRONOUS ETHERNET FREQUENCY TRANSLATOR

ICS840271BGI REV. A APRIL 23, 2009

12 3 4 5 6 7...13

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