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HY57V561620T-I

更新时间： 2024-02-17 04:28:00

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11页	91K
描述
16Mx16\|3.3V\|8K\|75\|SDR SDRAM - 256M

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HY57V561620T-I 技术参数

生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP2, TSOP54,.46,32	针数：	54
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.24	风险等级：	5.3
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	6 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	100 MHz
I/O 类型：	COMMON	交错的突发长度：	1,2,4,8
JESD-30 代码：	R-PDSO-G54	JESD-609代码：	e6
长度：	22.22 mm	内存密度：	268435456 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	16
功能数量：	1	端口数量：	1
端子数量：	54	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	16MX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSOP54,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	8192
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.002 A
子类别：	DRAMs	最大压摆率：	0.25 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	TIN BISMUTH	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	DUAL
宽度：	10.16 mm	Base Number Matches：	1

HY57V561620T-I 数据手册

HY57V561620T

4Banks x 4M x 16Bit Synchronous DRAM

DESCRIPTION

T h e H y n i x H Y 5 7 V 5 6 1 6 2 0 i s

2 6 8 , 4 3 5 , 4 5 6 b i t C M O S S y n c h r o n o u s D R A M , i d e a l l y s u i t e d f o r t h e M o b i l e a p p l i c a t i o n s

w h i c h r e q u i r e l o w p o w e r c o n s u m p t i o n a n d e x t e n d e d t e m p e r a t u r e r a n g e . H Y 5 7 V 5 6 1 6 2 0 i s o r g a n i z e d a s

4, 194, 304x16.

4 b a n k s o f

HY57V561620 is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and outputs

are synchronized with the rising edge of the clock input. The data paths are internally pipelined to achieve very high

bandwidth. All input and output voltage levels are compatible with LVTTL.

Programmable options include the length of pipeline ( C A S latency of 2 or 3), the number of consecutive read or write

cycles initiated by

single control command (Burst length of 1,2,4,8 or full page), and the burst count

sequence(sequential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate

c o m m a n d o r c a n b e i n t e r r u p t e d a n d r e p l a c e d b y

design is not restricted by a `2N` rule.)

a n e w b u r s t r e a d o r w r i t e c o m m a n d o n a n y c y c l e . ( T h i s p i p e l i n e d

FEATURES

•

S i n g l e 3 . 3 V ± 0.3V power supply

•

Auto refresh and self refresh

All device pins are compatible with LVTTL interface

8 1 9 2 r e f r e s h c y c l e s / 6 4 m s

J E D E C s t a n d a r d 4 0 0 m i l 5 4 p i n T S O P - I I w i t h 0 . 8 m m

of pin pitch

P r o g r a m m a b l e B u r s t L e n g t h a n d B u r s t T y p e

- 1, 2, 4, 8 and Full Page for Sequential Burst

- 1, 2, 4 and 8 for Interleave Burst

P r o g r a m m a b l e C A S Latency ; 2, 3 Clocks

•

All inputs and outputs referenced to positive edge of

system clock

•

D a t a m a s k f u n c t i o n b y U D Q M a n d L D Q M

Internal four banks operation

•

ORDERING INFORMATION

Part No.

Clock Frequency

Power

Organization

Interface

Package

H Y 5 7 V 5 6 1 6 2 0 T - H I

H Y 5 7 V 5 6 1 6 2 0 T - S I

H Y 5 7 V 5 6 1 6 2 0 L T - H I

H Y 5 7 V 5 6 1 6 2 0 L T - S I

1 3 3 M H z

1 0 0 M H z

1 3 3 M H z

1 0 0 M H z

N o r m a l

P o w e r

4Banks x 4Mbits

x 1 6

L V T T L

400mil 54pin TSOP II

L o w P o w e r

This document is

a general product description and is subject to change without notice. Hyundai Electronics does not assume any

responsibility for use of circuits described. No patent licenses are implied.

Revision 0. 1/ Apr. 01

12 3 4 5 6 7...11

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型号	品牌	描述	获取价格	数据表
HY57V561620T-P	HYNIX	4Banks x 4M x 16Bit Synchronous DRAM	获取价格
HY57V561620T-S	HYNIX	4Banks x 4M x 16Bit Synchronous DRAM	获取价格
HY57V561620T-SI	ETC	x16 SDRAM	获取价格
HY57V56420ALT-10	ETC	x4 SDRAM	获取价格
HY57V56420ALT-6	ETC	x4 SDRAM	获取价格
HY57V56420ALT-8	ETC	x4 SDRAM	获取价格

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