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HV7224PG-G

更新时间： 2024-02-12 06:41:33

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美国微芯 - MICROCHIP		驱动光电二极管接口集成电路
页数	文件大小	规格书
7页	617K
描述
EL DISPLAY DRIVER, PDSO64

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HV7224PG-G 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	QFP
包装说明：	SSOP,	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.69
数据输入模式：	PARALLEL	接口集成电路类型：	EL DISPLAY DRIVER
JESD-30 代码：	R-PDSO-G64	JESD-609代码：	e3
长度：	20 mm	复用显示功能：	NO
功能数量：	1	区段数：	40
端子数量：	64	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	座面最大高度：	3.4 mm
最大供电电压：	5.5 V	最小供电电压：	4.5 V
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.8 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	14 mm
最小 fmax：	3 MHz	Base Number Matches：	1

HV7224PG-G 数据手册

Supertex inc.

HV7224

40-Channel

Symmetric Row Driver

Features

General Description

► HVCMOS^®technology

The HV7224 is a low-voltage serial to high-voltage parallel

converter with push-pull outputs. It is especially suitable for use

as a symmetric row driver in AC thin-ﬁlm electroluminescent

(ACTFEL) displays.

► Symmetric row drive (reduces latent imaging in

ACTFEL displays)

► Output voltage up to +240V

► Low power level shifting

When the data reset pin (DR_IOA/DR_IOB) is at logic high, it will reset

all the outputs of the internal shift register to zero. At the same

time, the output of the shift register will start shifting a logic high

from the least signiﬁcant bit to the most signiﬁcant bit. The DR_IOA/

DR_IOB can be triggered at any time. The DIR and SHIFT pins

control the direction of data shift through the device. When DIR is

at logic high, DR_IOA is the input and DR_IOB is the output. When DIR

is grounded, DR_IOB is the input and the DR_IOA is the output. See

the Output Sequence Operation Table for output sequence. The

POL and OE pins perform the polarity select and output enable

function respectively. Data is loaded on the low to high transition

of the clock. A logic high will cause the output to swing to VPP if

POL is high, or to GND if POL is low. All outputs will be in High-Z

state if OE is at logic high. Data output buffers are provided for

cascading devices.

► Source/sink current minimum 70mA

► Shift register speed 3.0MHz

► Pin-programmable shift direction (DIR, SHIFT)

Functional Block Diagram

VPP

POL

VDD

Level

HV_OUT

Translator

DR_IOA

SHIFT

CLK

S/R

DIR

Level

Translator

HV_OUT

DR_IOB

Level

Translator

HV_OUT40

GND

Doc.# DSFP-HV7224

C072413

Supertex inc.

www.supertex.com

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