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HD151012TELL

更新时间： 2024-09-19 05:35:03
品牌 Logo 应用领域
瑞萨 - RENESAS 计数器触发器逻辑集成电路光电二极管
页数 文件大小 规格书
14页 218K
描述
8-bit Binary Programmable Counter with Synchronous Preset Enable

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HD151012TELL 技术参数

生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP-16针数：16
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.75Is Samacsys：N
计数方向：DOWN系列：151012
JESD-30 代码：R-PDSO-G16长度：5 mm
负载/预设输入：YES逻辑集成电路类型：BINARY COUNTER
工作模式：SYNCHRONOUS位数：8
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
传播延迟（tpd）：380 ns认证状态：Not Qualified
座面最大高度：1.1 mm最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：4.5 V
表面贴装：YES温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL触发器类型：POSITIVE EDGE
宽度：4.4 mmBase Number Matches：1

HD151012TELL 数据手册

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HD151012  
8-bit Binary Programmable Counter with Synchronous Preset  
Enable  
REJ03D0299–0200Z  
(Previous ADE-205-132 (Z))  
Preliminary  
Rev.2.00  
Jul.16.2004  
Description  
The HD151012 has 8-bit binary down counter and D-type Flip Flop. The counter can set up to max 256 counts and  
synchronous preset (SPE) input can preset the data. When the count value is 0, the next clock pulse presets the data to  
invert the output. D-type Flip Flop takes the counter output as clock pulse, whose data is transferred to output at the  
rise edge. It is applied to generate AC signal for STN type liquid crystal and general-use divider.  
Features  
•
•
•
•
High speed operation  
tpd (CLK or CLK to Q) = 35 ns (typ)  
High output current  
Fanout of 10 LS TTL Loads  
Wide operating voltage  
V
CC = 2 to 6 V  
Low supply current (Ta = 25°C)  
CC (Static) = 4 µA (max)  
I
•
Ordering Information  
Part Name  
Pa
ode  
Package  
Abbreviation  
Taping Abbreviation  
(Quantity)  
HD151012TELL  
6DAV  
T
ELL (2,000 pcs/reel)  
Function Table  
Control Inputs  
CLR  
PR  
SPE  
Mode  
Operation Description  
H
X
H
X
H
L
Geneally count  
Down count at the rise edge of clock (CLK)  
Down count at the fall edge of clock (CLK)  
Synchronous preset  
Jn data is preset at the rise of clock (CLK), the fall of clock  
(CLK)  
L
H
L
—
—
Initialize of Q output  
Initialize of Q output  
Initialize of Q = “L”  
Initialize of Q = “H”  
H
Notes: 1. Synchronous preset (SPE) input can set max 256 down counts.  
2. When the count value is 0, the next clock pulse presets the data to invert the output.  
3. CLR and PR inputs initialize output state.  
H : High level  
L
:
:
Low level  
X
Immaterial  
— : Irrespective of condition  
Rev.2.00, Jul.16.2004, page 1 of 13  
1234567...14

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