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GS8662TT20CGD-633

更新时间： 2024-09-28 14:57:11

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165 BGA

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GS8662TT20CGD-633 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	LBGA, BGA165,11X15,40	Reach Compliance Code：	compliant
风险等级：	5.69	最长访问时间：	0.45 ns
最大时钟频率 (fCLK)：	633 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B165	长度：	15 mm
内存密度：	75497472 bit	内存集成电路类型：	DDR SRAM
内存宽度：	18	功能数量：	1
端子数量：	165	字数：	4194304 words
字数代码：	4000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	4MX18	输出特性：	3-STATE
可输出：	NO	封装主体材料：	PLASTIC/EPOXY
封装代码：	LBGA	封装等效代码：	BGA165,11X15,40
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, LOW PROFILE
并行/串行：	PARALLEL	座面最大高度：	1.4 mm
最大待机电流：	0.35 A	最小待机电流：	1.7 V
最大压摆率：	0.88 mA	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
宽度：	13 mm	Base Number Matches：	1

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GS8662TT20/38CGD-633/550/500

633 MHz–500 MHz

165-Bump BGA

Commercial Temp

Industrial Temp

72Mb SigmaDDR-II+

Burst of 2 SRAM

1.8 V V

1.8 V or 1.5 V I/O

Features

Clocking and Addressing Schemes

• 2.5 Clock Latency

The GS8662TT20/38CGD SigmaDDR-II+ SRAMs are

synchronous devices. They employ two input register clock

inputs, K and K. K and K are independent single-ended clock

inputs, not differential inputs to a single differential clock input

buffer.

• Simultaneous Read and Write SigmaDDR^TMInterface

• JEDEC-standard pinout and package

• Double Data Rate interface

• Byte Write controls sampled at data-in time

• Burst of 2 Read and Write

Each internal read and write operation in a SigmaDDR-II+ B2

RAM is two times wider than the device I/O bus. An input data

bus de-multiplexer is used to accumulate incoming data before

it is simultaneously written to the memory array. An output

data multiplexer is used to capture the data produced from a

single memory array read and then route it to the appropriate

output drivers as needed. Therefore, the address field of a

SigmaDDR-II+ B2 RAM is always one address pin less than

the advertised index depth (e.g., the 4M x 18 has a 2M

addressable index).

• Dual-Range On-Die Termination (ODT) on Data (D), Byte

Write (BW), and Clock (K, K) inputs

• 1.8 V +100/–100 mV core power supply

• 1.5 V or 1.8 V HSTL Interface

• Pipelined read operation

• Fully coherent read and write pipelines

• ZQ pin for programmable output drive strength

• Data Valid Pin (QVLD) Support

• IEEE 1149.1 JTAG-compliant Boundary Scan

• RoHS-compliant 165-bump BGA package

SigmaDDR-II™ Family Overview

The GS8662TT20/38CGD are built in compliance with the

SigmaDDR-II+ SRAM pinout standard for Common I/O

synchronous SRAMs. They are 75,497,472-bit (72Mb)

SRAMs. The GS8662TT20/38CGD SigmaDDR-II+ SRAMs

are just one element in a family of low power, low voltage

HSTL I/O SRAMs designed to operate at the speeds needed to

implement economical high performance networking systems.

Parameter Synopsis

-633

-550

-500

2.0 ns

0.45 ns

tKHKH

tKHQV

1.58 ns

0.45 ns

1.81 ns

0.45 ns

Rev: 1.01 9/2019

1/24

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

12 3 4 5 6 7...24

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