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GS8662Q09BD-300M

更新时间： 2024-11-13 13:48:11

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32页	513K
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165 BGA

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GS8662Q09BD-300M 技术参数

是否Rohs认证：	不符合	生命周期：	Active
包装说明：	LBGA,	Reach Compliance Code：	compliant
ECCN代码：	3A991.B.2.B	Factory Lead Time：	8 weeks
风险等级：	5.91	最长访问时间：	0.45 ns
JESD-30 代码：	R-PBGA-B165	长度：	15 mm
内存密度：	75497472 bit	内存集成电路类型：	QDR SRAM
内存宽度：	9	功能数量：	1
端子数量：	165	字数：	8388608 words
字数代码：	8000000	工作模式：	SYNCHRONOUS
最高工作温度：	125 °C	最低工作温度：	-55 °C
组织：	8MX9	封装主体材料：	PLASTIC/EPOXY
封装代码：	LBGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, LOW PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	座面最大高度：	1.4 mm
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	MILITARY
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	13 mm

GS8662Q09BD-300M 数据手册

GS8662Q08/09/18/36BD-300M

300 MHz

72Mb SigmaQuad-II^TM

Burst of 2 SRAM

165-Bump BGA

Military Temp

1.8 V V

1.8 V and 1.5 V I/O

Features

Clocking and Addressing Schemes

• Military Temperature Range

The GS8662Q08/09/18/36BD SigmaQuad-II SRAMs are

synchronous devices. They employ two input register clock

inputs, K and K. K and K are independent single-ended clock

inputs, not differential inputs to a single differential clock input

buffer. The device also allows the user to manipulate the

output register clock inputs quasi independently with the C and

C clock inputs. C and C are also independent single-ended

clock inputs, not differential inputs. If the C clocks are tied

high, the K clocks are routed internally to fire the output

registers instead.

• Simultaneous Read and Write SigmaQuad™ Interface

• JEDEC-standard pinout and package

• Dual Double Data Rate interface

• Byte Write controls sampled at data-in time

• Burst of 2 Read and Write

• 1.8 V +100/–100 mV core power supply

• 1.5 V or 1.8 V HSTL Interface

• Pipelined read operation

• Fully coherent read and write pipelines

• ZQ pin for programmable output drive strength

• IEEE 1149.1 JTAG-compliant Boundary Scan

• Pin-compatible with present 144 Mb devices

• 165-bump, 13 mm x 15 mm, 1 mm bump pitch BGA package

Each internal read and write operation in a SigmaQuad-II B2

RAM is two times wider than the device I/O bus. An input data

bus de-multiplexer is used to accumulate incoming data before

it is simultaneously written to the memory array. An output

data multiplexer is used to capture the data produced from a

single memory array read and then route it to the appropriate

output drivers as needed. Therefore the address field of a

SigmaQuad-II B2 RAM is always one address pin less than the

advertised index depth (e.g., the 8M x 8 has an 4M addressable

index).

SigmaQuad™ Family Overview

The GS8662Q08/09/18/36BD are built in compliance with

the SigmaQuad-II SRAM pinout standard for Separate I/O

synchronous SRAMs. They are 75,497,472-bit (72Mb)

SRAMs. The GS8662Q08/09/18/36BD SigmaQuad SRAMs

are just one element in a family of low power, low voltage

HSTL I/O SRAMs designed to operate at the speeds needed to

implement economical high performance networking systems.

Parameter Synopsis

-300M

3.3 ns

tKHKH

tKHQV

0.45 ns

Rev: 1.00 10/2012

1/32

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

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