Datasheet > 存储 > SRAM> GS815018AGB-250T

GS815018AGB-250T

更新时间： 2024-11-12 13:07:59

品牌	Logo	应用领域
GSI		静态存储器
页数	文件大小	规格书
25页	1050K
描述
Late-Write SRAM, 1MX18, 2ns, CMOS, PBGA119, ROHS COMPLIANT, FBGA-119

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GS815018AGB-250T 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA,	针数：	119
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.B
HTS代码：	8542.32.00.41	风险等级：	5.84
最长访问时间：	2 ns	其他特性：	PIPELINED ARCHITECTURE
JESD-30 代码：	R-PBGA-B119	JESD-609代码：	e1
长度：	22 mm	内存密度：	18874368 bit
内存集成电路类型：	LATE-WRITE SRAM	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端子数量：	119	字数：	1048576 words
字数代码：	1000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	1MX18	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.99 mm	最大供电电压 (Vsup)：	2.7 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	TIN SILVER COPPER
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	14 mm	Base Number Matches：	1

GS815018AGB-250T 数据手册

Product Preview

GS815018/36AB-357/333/300/250

250 MHz–357 MHz

119-Bump BGA

Commercial Temp

Industrial Temp

1M x 18, 512K x 36

18Mb Register-Register Late Write SRAM

2.5 V V

HSTL I/O

Features

Functional Description

• Register-Register Late Write mode, Pipelined Read mode

• 2.5 V +200/–200 mV core power supply

• 1.5 V or 1.8 V HSTL Interface

• ZQ controlled programmable output drivers

• Dual Cycle Deselect

Because GS815018/36A are synchronous devices, address data

inputs and read/write control inputs are captured on the rising

edge of the input clock. Write cycles are internally self-timed

and initiated by the rising edge of the clock input. This feature

eliminates complex off-chip write pulse generation required by

asynchronous SRAMs and simplifies input signal timing.

• Fully coherent read and write pipelines

• Byte write operation (9-bit bytes)

• Differential HSTL clock inputs, K and K

• Asynchronous output enable

• Sleep mode via ZZ

GS815018/36A support pipelined reads utilizing a rising-edge-

triggered output register. They also utilize a Dual Cycle

Deselect (DCD) output deselect protocol.

• IEEE 1149.1 JTAG-compliant Serial Boundary Scan

• JEDEC-standard 119-bump BGA package

• Pb-Free 119-bump BGA package available

GS815018/36A are implemented with high performance

technology and are packaged in a 119-bump BGA.

Family Overview

Mode Control

GS815018/36A are 18,874,368-bit (18Mb) high performance

SRAMs. This family of wide, low voltage HSTL I/O SRAMs

is designed to operate at the speeds needed to implement

economical high performance cache systems.

There are two mode control select pins (M1 and M2), which

allow the user to set the correct read protocol for the design.

The GS815018/36A support single clock Pipeline mode, which

directly affects the two mode control select pins. In order for

the part to fuction correctly, and as specified, M1 must be tied

to VSS and M2 must be tied to V or V

. This must be set

DDQ

at power-up and should not be changed during operation.

Sleep Mode

Low power (Sleep mode) is attained through the assertion (High)

of the ZZ signal, or by stopping the clock (CK). Memory data is

retained during Sleep mode.

Parameter Synopsis

-357

-333

-300

-250

Unit

Pipeline

Cycle

tKHQV

2.8

1.4

3.0

1.5

3.3

1.6

4.0

2.0

Curr (x18)

Curr (x36)

600

650

550

600

500

550

450

500

Rev: 1.05 10/2005

1/25

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

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