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GS71024T-10IT

更新时间: 2024-09-17 23:54:07
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其他 - ETC 静态存储器
页数 文件大小 规格书
13页 263K
描述
x24 SRAM

GS71024T-10IT 数据手册

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GS71024T/U  
TQFP, FPBGA  
Commercial Temp  
Industrial Temp  
8, 10, 12, 15 ns  
64K x 24  
3.3 V V  
DD  
1.5Mb Asynchronous SRAM  
Fine Pitch BGA Bump Configuration  
Features  
• Fast access time: 8, 10, 12, 15 ns  
• CMOS low power operation: 190/160/130/110 mA at  
minimum cycle time.  
• Single 3.3 V ± 0.3 V power supply  
• All inputs and outputs are TTL-compatible  
• Fully static operation  
1
2
3
4
5
6
A
B
C
D
DQ  
A3  
A2  
A1  
A0  
DQ  
DQ DQ CE2 WE DQ DQ  
DQ DQ CE1 OE DQ DQ  
• Industrial Temperature Option: –40 to 85°C  
• Package  
VSS  
VDD  
VDD  
VSS  
DQ  
DQ  
A5  
A7  
A9  
A4  
A6  
A8  
DQ  
DQ  
T: 100-pin TQFP package  
U: 6 mm x 8 mm Fine Pitch Ball Grid Array  
E
F
DQ DQ  
DQ DQ  
Description  
G
H
DQ DQ A11 A10 DQ DQ  
The GS71024 is a high speed CMOS static RAM organized as  
65,536 words by 24 bits. Static design eliminates the need for  
external clocks or timing strobes. The GS71024 operates on a  
single 3.3 V power supply, and all inputs and outputs are TTL-  
compatible. The GS71024 is available in a 6 mm x 8 mm Fine  
Pitch BGA package, as well as in a 100-pin TQFP package.  
DQ A15 A14 A13 A12 DQ  
6 mm x 8 mm, 0.75 mm Bump Pitch  
Top View  
Pin Descriptions  
Symbol  
A0 to A15  
X/Y  
Description  
Address input  
Symbol  
DQ1 to DQ24  
Description  
Data input/output  
Address Multiplexer Control  
Output enable input  
Vector Input  
V/S  
OE  
WE  
Write enable input  
Chip enable input  
+3.3 V power supply  
CE1, CE2  
VDD  
VSS  
Ground  
Block Diagram  
A0  
Row  
Decoder  
Memory Array  
1024 x 1536  
Address  
Input  
A14  
Column  
Decoder  
A15  
X/Y  
V/S  
0
1
Q
CE1  
CE2  
I/O Buffer  
Control  
WE  
OE  
DQ1  
DQ24  
Rev: 1.03 11/2000  
1/13  
© 1999, Giga Semiconductor, Inc.  
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  

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