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FIN1218

更新时间： 2024-01-22 02:32:42

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飞兆/仙童 - FAIRCHILD		/
页数	文件大小	规格书
17页	436K
描述
LVDS 21-Bit Serializers/De-Serializers

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FIN1218 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TSSOP
包装说明：	MO-153ED, TSSOP-48	针数：	48
Reach Compliance Code：	unknown	风险等级：	5.65
差分输出：	NO	输入特性：	DIFFERENTIAL
接口集成电路类型：	LINE RECEIVER	接口标准：	EIA-644; TIA-644
JESD-30 代码：	R-PDSO-G48	JESD-609代码：	e3
长度：	12.5 mm	湿度敏感等级：	2
功能数量：	3	端子数量：	48
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	接收器位数：	3
座面最大高度：	1.2 mm	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	6.1 mm
Base Number Matches：	1

FIN1218 数据手册

October 2003

Revised October 2004

FIN1217 • FIN1218 •

FIN1215 • FIN1216

LVDS 21-Bit Serializers/De-Serializers

General Description

Features

■ Low power consumption

The FIN1217 and FIN1215 transform 21-bit wide parallel

LVTTL (Low Voltage TTL) data into 3 serial LVDS (Low

Voltage Differential Signaling) data streams. A phase-

locked transmit clock is transmitted in parallel with the data

stream over a separate LVDS link. Every cycle of transmit

clock 21 bits of input LVTTL data are sampled and trans-

mitted.

■ 20 MHz to 85 MHz shift clock support

■ 50% duty cycle on the clock output of receiver

■ ±1V common-mode range around 1.2V

■ Narrow bus reduces cable size and cost

■ High throughput (up to 1.785 Gbps throughput)

■ Up to 595 Mbps per channel

The FIN1218 and FIN1216 receive and convert the 3 serial

LVDS data streams back into 21 bits of LVTTL data. Refer

to Table 1 for a matrix summary of the Serializers and De-

serializers available. For the FIN1217, at a transmit clock

frequency of 85 MHz, 21 bits of LVTTL data are transmitted

at a rate of 595 Mbps per LVDS channel.

■ Internal PLL with no external component

■ Compatible with TIA/EIA-644 specification

■ Devices are offered in 48-lead TSSOP packages

These chipsets are an ideal solution to solve EMI and

cable size problems associated with wide and high-speed

TTL interfaces.

Ordering Code:

Order Number Package Number

Package Description

FIN1215MTD

FIN1216MTD

FIN1217MTD

FIN1218MTD

MTD48

48-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 6.1mm Wide

Devices also available in Tape and Reel. Specify by appending suffix letter “X” to the ordering code.

DS500876

www.fairchildsemi.com

12 3 4 5 6 7...17

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型号	品牌	获取价格	描述	数据表
FIN1218MTD	FAIRCHILD	获取价格	LVDS 21-Bit Serializers/De-Serializers
FIN1218MTDX	FAIRCHILD	获取价格	Line Receiver, 3 Func, 3 Rcvr, PDSO48, MO-153ED, TSSOP-48
FIN1285MTD	FAIRCHILD	获取价格	Line Driver, 4 Func, 4 Driver, PDSO56, 6.10 MM, MO-153, TSSOP-48
FIN1285MTDX	FAIRCHILD	获取价格	Line Driver, 4 Func, 4 Driver, PDSO56, 6.10 MM, MO-153, TSSOP-48
FIN1286MTD	FAIRCHILD	获取价格	Line Receiver, 4 Func, 4 Rcvr, PDSO56, 6.10 MM, MO-153, TSSOP-48
FIN1286MTDX	FAIRCHILD	获取价格	Line Receiver, 4 Func, 4 Rcvr, PDSO56, 6.10 MM, MO-153, TSSOP-48
FIN1287MTD	FAIRCHILD	获取价格	Line Driver, 4 Func, 4 Driver, PDSO56, 6.10 MM, MO-153, TSSOP-48
FIN1287MTDX	FAIRCHILD	获取价格	Line Driver, 4 Func, 4 Driver, PDSO56, 6.10 MM, MO-153, TSSOP-48
FIN1288MTD	FAIRCHILD	获取价格	Line Receiver, 4 Func, 4 Rcvr, PDSO56, 6.10 MM, MO-153, TSSOP-48
FIN1288MTDX	FAIRCHILD	获取价格	Line Receiver, 4 Func, 4 Rcvr, PDSO56, 6.10 MM, MO-153, TSSOP-48

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