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FAQ0051

更新时间： 2023-12-20 18:45:35

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雅特力 - ARTERY		时钟
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如何不改变外围时钟，快速修改程序，提高Flash效能？

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如何提升非零等待区 Flash 效能

FAQ0051

常见问题解答

如何提升非零等待区Flash效能

Questions：部分 AT32 带有非零等待区，当代码超过零等待区后，且时钟不高于 72MHz，读取

Flash 的效能会降低。此时不改变外围时钟，如何快速修改程序以提高 Flash 效能？

Answer：

保证客户外围设备时钟不变时，程序最小修改方式如下:

直接将主频提高到原主频的整数倍，但此时需要调整CRM_CFG寄存器（SXX为RCC_CFGR）的APB1DIV[2：

0]、APB2DIV[2：0] (SXX 为 APB1PSC[2：0]，APB2PSC[2：0] )，使 APB1，APB2 总线时钟维持之前值；

必要时还需调整 TMR 的预分频 TMRx_DIV(SXX 为 PSC)寄存器。

举例说明如下：

1. 假定客户之前 MCU 主频工作在 72MHz 时，APB1=36MHz，APB2=72MHz。

2. 现设定主频 PLL 提升到 72X2=144MHz。如果客户使用非 AT 官方 BSP，参考代码如下：

#define RCC_CFGR_PLLRANGE_GT72MHZ ((uint32_t)0x80000000)

/* PLL configuration:PLLCLK= HSE * 18 = 144 MHz */

RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE|RCC_CFGR_PLLMULL18 |

RCC_CFGR_PLLRANGE_GT72MHZ);

如果客户使用 AT 官方 BSP，参考代码如下：

crm_pll_config(CRM_PLL_SOURCE_HEXT_DIV, CRM_PLL_MULT_60,

CRM_PLL_OUTPUT_RANGE_GT72MHZ);

3. 修改 APB1，APB2 时钟分频，维持改变主频前 APB1，APB2 时钟频率。如果客户使用非 AT 官方

BSP，参考代码如下：

RCC_APB1CLKConfig(RCC_AHBCLK_Div4); //维持APB1为36MHz

RCC_APB2CLKConfig(RCC_AHBCLK_Div2); //维持APB2为72MHz

如果客户使用 AT 官方 BSP，参考代码如下：

crm_apb1_div_set(CRM_APB1_DIV_4 ); //维持APB1为36MHz

crm_apb2_div_set(CRM_APB2_DIV_2 ); //维持APB2为72MHz

4. 当 APB 分频系数等于 1 时，定时器时钟频率等于 APB 时钟频率；当 APB 分频系数不等于 1 时，定时

器时钟频率等于 APB 时钟频率乘以 2。

改变时钟前(PLL=72M)

36*2=72MHz

改变时钟后(PLL=144M)

36*2=72MHz

APB1 总线上的 TMR2

APB2 总线上的 TMR1

72*1=72MHz

72*2=144MHz

2022.3.14

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版本 2.0.0

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