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EPF81188AGC232-2

更新时间： 2023-07-15 00:00:00

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英特尔 - INTEL		/
页数	文件大小	规格书
62页	903K
描述
Loadable PLD, CMOS, CPGA232, CERAMIC, PGA-232

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EPF81188AGC232-2 技术参数

生命周期：	Obsolete	零件包装代码：	PGA
包装说明：	PGA,	针数：	232
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.67	JESD-30 代码：	S-CPGA-P232
长度：	44.7 mm	专用输入次数：	4
I/O 线路数量：	184	端子数量：	232
最高工作温度：	70 °C	最低工作温度：
组织：	4 DEDICATED INPUTS, 184 I/O	输出函数：	REGISTERED
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	PGA
封装形状：	SQUARE	封装形式：	GRID ARRAY
可编程逻辑类型：	LOADABLE PLD	认证状态：	Not Qualified
座面最大高度：	5.207 mm	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	PIN/PEG
端子节距：	2.54 mm	端子位置：	PERPENDICULAR

EPF81188AGC232-2 数据手册

FLEX 8000

Programmable Logic

Device Family

January 2003, ver. 11.1

Data Sheet

■

Low-cost, high-density, register-rich CMOS programmable logic

device (PLD) family (see Table 1)

Features...

–

2,500 to 16,000 usable gates

282 to 1,500 registers

System-level features

–

In-circuit reconfigurability (ICR) via external configuration

devices or intelligent controller

–

Fully compliant with the peripheral component interconnect

Special Interest Group (PCI SIG) PCI Local Bus Specification,

Revision 2.2 for 5.0-V operation

–

Built-in Joint Test Action Group (JTAG) boundary-scan test (BST)

circuitry compliant with IEEE Std. 1149.1-1990 on selected devices

MultiVolt^TMI/O interface enabling device core to run at 5.0 V,

while I/O pins are compatible with 5.0-V and 3.3-V logic levels

Low power consumption (typical specification is 0.5 mA or less in

standby mode)

■

Flexible interconnect

–

FastTrack^®Interconnect continuous routing structure for fast,

predictable interconnect delays

–

Dedicated carry chain that implements arithmetic functions such

as fast adders, counters, and comparators (automatically used by

software tools and megafunctions)

–

Dedicated cascade chain that implements high-speed, high-fan-in

logic functions (automatically used by software tools and

megafunctions)

Tri-state emulation that implements internal tri-state nets

■

Powerful I/O pins

Programmable output slew-rate control reduces switching noise

Table 1. FLEX 8000 Device Features

Feature

EPF8282A

EPF8282AV

EPF8452A EPF8636A EPF8820A EPF81188A EPF81500A

Usable gates

2,500

282

4,000

452

6,000

636

8,000

820

12,000

1,188

126

16,000

1,500

162

Flipflops

Logic array blocks (LABs)

Logic elements (LEs)

Maximum user I/O pins

208

336

120

504

136

672

152

1,008

184

1,296

208

Altera Corporation

DS-F8000-11.1

12 3 4 5 6 7...62

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