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EP910DC40-35

更新时间： 2024-11-28 20:07:51

品牌	Logo	应用领域
阿尔特拉 - ALTERA		时钟 LTE 输入元件可编程逻辑
页数	文件大小	规格书
42页	719K
描述
UV PLD, 38ns, PAL-Type, CMOS, CDIP40, WINDOWED, CERDIP-40

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EP910DC40-35 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	WDIP, DIP40,.6
针数：	40	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.8
其他特性：	24 MACROCELLS; 2 EXTERNAL CLOCKS	架构：	PAL-TYPE
最大时钟频率：	37 MHz	JESD-30 代码：	R-GDIP-T40
JESD-609代码：	e0	长度：	52.07 mm
专用输入次数：	12	I/O 线路数量：	24
输入次数：	36	输出次数：	24
产品条款数：	240	端子数量：	40
最高工作温度：	70 °C	最低工作温度：
组织：	12 DEDICATED INPUTS, 24 I/O	输出函数：	MACROCELL
封装主体材料：	CERAMIC, GLASS-SEALED	封装代码：	WDIP
封装等效代码：	DIP40,.6	封装形状：	RECTANGULAR
封装形式：	IN-LINE, WINDOW	峰值回流温度（摄氏度）：	220
电源：	5 V	可编程逻辑类型：	UV PLD
传播延迟：	38 ns	认证状态：	Not Qualified
座面最大高度：	5.75 mm	子类别：	Programmable Logic Devices
最大供电电压：	5.25 V	最小供电电压：	4.75 V
标称供电电压：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	15.24 mm
Base Number Matches：	1

EP910DC40-35 数据手册

Classic

EPLD Family

May 1999, ver. 5

Data Sheet

■

Complete device family with logic densities of 300 to 900 usable gates

(see Table 1)

Device erasure and reprogramming with non-volatile EPROM

configuration elements

Fast pin-to-pin logic delays as low as 10 ns and counter frequencies

as high as 100 MHz

24 to 68 pins available in dual in-line package (DIP), plastic J-lead

chip carrier (PLCC), pin-grid array (PGA), and small-outline

integrated circuit (SOIC) packages

Features

■

Programmable security bit for protection of proprietary designs

100% generically tested to provide 100% programming yield

Programmable registers providing D, T, JK, and SR flipflops with

individual clear and clock controls

■

Software design support featuring the Altera^®MAX+PLUS^®II

development system on Windows-based PCs, as well as

Sun SPARCstation, HP 9000 Series 700/800, IBM RISC System/6000

workstations, and third-party development systems

Programming support with Altera’s Master Programming Unit

(MPU); programming hardware from Data I/O, BP Microsystems,

and other third-party programming vendors

Additional design entry and simulation support provided by EDIF,

library of parameterized modules (LPM), Verilog HDL, VHDL, and

other interfaces to popular EDA tools from manufacturers such as

Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys,

Synplicity, and VeriBest

■

Table 1. Classic Device Features

Feature EP610

EP910

EP910I

EP1810

EP610I

Usable gates

300

450

900

Macrocells

Maximum user I/O pins

(ns)

(MHz)

100

76.9

CNT

Altera Corporation

745

A-DS-CLASSIC-05

12 3 4 5 6 7...42

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与EP910DC40-35相关器件

型号	品牌	获取价格	描述	数据表
EP910DC40-40	ALTERA	获取价格	UV PLD, 43ns, CMOS, CDIP40, WINDOWED, CERDIP-40
EP910DI-30	ROCHESTER	获取价格	HIGH PERFORMANCE EPLD with a 24-macrocell array design 40 pin DIP
EP910DI-30	ALTERA	获取价格	UV PLD, 30ns, CDIP40, WINDOWED, CERDIP-40
EP910DI-35	ROCHESTER	获取价格	HIGH PERFORMANCE EPLD with a 24-macrocell array design 40 pin DIP
EP910DI-40	ALTERA	获取价格	UV PLD, 43ns, PAL-Type, CMOS, CDIP40, WINDOWED, CERDIP-40
EP910DI40-30	ALTERA	获取价格	UV PLD, 33ns, CMOS, CDIP40, WINDOWED, CERDIP-40
EP910DI40-35	ALTERA	获取价格	UV PLD, 38ns, PAL-Type, CMOS, CDIP40, WINDOWED, CERDIP-40
EP910DI40-40	ALTERA	获取价格	UV PLD, 43ns, CMOS, CDIP40, WINDOWED, CERDIP-40
EP910DI-45	ETC	获取价格	UV-Erasable/OTP PLD
EP910DM-40	ALTERA	获取价格	UV PLD, 43ns, PAL-Type, CMOS, CDIP40, WINDOWED, CERDIP-40

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