Datasheet > 可编程逻辑 > 可编程逻辑器件> EP2A25B724C9

EP2A25B724C9

更新时间： 2024-02-15 17:36:15

品牌	Logo	应用领域
阿尔特拉 - ALTERA		可编程逻辑器件
页数	文件大小	规格书
99页	1140K
描述
Loadable PLD, 2.23ns, CMOS, PBGA724, 35 X 35 MM, 1.27 MM PITCH, BGA-724

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EP2A25B724C9 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	BGA,
针数：	724	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.73
JESD-30 代码：	S-PBGA-B724	JESD-609代码：	e1
长度：	35 mm	I/O 线路数量：	492
端子数量：	724	最高工作温度：	85 °C
最低工作温度：		组织：	492 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	245
可编程逻辑类型：	LOADABLE PLD	传播延迟：	1.69 ns
认证状态：	Not Qualified	座面最大高度：	3.5 mm
最大供电电压：	1.575 V	最小供电电压：	1.425 V
标称供电电压：	1.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	35 mm
Base Number Matches：	1

EP2A25B724C9 数据手册

APEX II

Programmable Logic

Device Family

August 2002, ver. 3.0

Data Sheet

■

Programmable logic device (PLD) manufactured using a 0.15-µm all-

layer copper-metal fabrication process (up to eight layers of metal)

Features...

–

1-gigabit per second (Gbps) True-LVDS^TM, LVPECL, pseudo

current mode logic (PCML), and HyperTransport^TMinterface

Clock-data synchronization (CDS) in True-LVDS interface to

correct any fixed clock-to-data skew

Enables common networking and communications bus I/ O

standards such as RapidIO^TM, CSIX, Utopia IV, and POS-PHY

Level 4

–

Support for high-speed external memory interfaces, including

zero bus turnaround (ZBT), quad data rate (QDR), and double

data rate (DDR) static RAM (SRAM), and single data rate (SDR)

and DDR synchronous dynamic RAM (SDRAM)

30% to 40% faster design performance than APEX^TM20KE

devices on average

Enhanced 4,096-bit embedded system blocks (ESBs)

implementing first-in first-out (FIFO) buffers, Dual-Port+ RAM

(bidirectional dual-port RAM), and content-addressable

memory (CAM)

–

High-performance, low-power copper interconnect

Fast parallel byte-wide synchronous device configuration

Look-up table (LUT) logic available for register-intensive

functions

■

High-density architecture

–

1,900,000 to 5,250,000 maximum system gates (see Table 1)

Up to 67,200 logic elements (LEs)

Up to 1,146,880 RAM bits that can be used without reducing

available logic

Low-power operation design

–

1.5-V supply voltage

Copper interconnect reduces power consumption

MultiVolt^TMI/ O support for 1.5-V, 1.8-V, 2.5-V, and 3.3-V

interfaces

–

ESBs offer programmable power-saving mode

Altera Corporation

DS-APEXII-3.0

12 3 4 5 6 7...99

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EP2A25B724C9 替代型号

型号	品牌	替代类型	描述	数据表
EP2A25B724C7	ALTERA	完全替代	Loadable PLD, 1.69ns, CMOS, PBGA724, 35 X 35 MM, 1.27 MM PITCH, BGA-724

与EP2A25B724C9相关器件

型号	品牌	获取价格	描述	数据表
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EP2A25B724I8	ALTERA	获取价格	Loadable PLD, 1.94ns, CMOS, PBGA724, 35 X 35 MM, 1.27 MM PITCH, BGA-724
EP2A25B724I-9	INTEL	获取价格	Field Programmable Gate Array
EP2A25F33C-7	INTEL	获取价格	Field Programmable Gate Array
EP2A25F33C-8	INTEL	获取价格	Field Programmable Gate Array
EP2A25F33I-7	INTEL	获取价格	Field Programmable Gate Array
EP2A25F33I-9	INTEL	获取价格	Field Programmable Gate Array
EP2A25F672C7N	ALTERA	获取价格	Loadable PLD, 1.69ns, CMOS, PBGA672, 27 X 27 MM, 1 MM PITCH, FINE LINE, BGA-672
EP2A25F672C8	ALTERA	获取价格	Loadable PLD, 1.94ns, CMOS, PBGA672, 27 X 27 MM, 1 MM PITCH, FINE LINE, BGA-672
EP2A25F672C8N	ALTERA	获取价格	Loadable PLD, 1.94ns, CMOS, PBGA672, 27 X 27 MM, 1 MM PITCH, FINE LINE, BGA-672

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