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EP20K200RC240-2X

更新时间： 2024-11-07 19:57:43

品牌	Logo	应用领域
阿尔特拉 - ALTERA		LTE 栅输入元件可编程逻辑
页数	文件大小	规格书
117页	593K
描述
Loadable PLD, 3ns, CMOS, PQFP240, RQFP-240

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EP20K200RC240-2X 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	FQFP, QFP240,1.3SQ,20
针数：	240	Reach Compliance Code：	compliant
ECCN代码：	3A001.A.7.A	HTS代码：	8542.39.00.01
风险等级：	5.56	Is Samacsys：	N
JESD-30 代码：	S-PQFP-G240	JESD-609代码：	e0
长度：	32 mm	湿度敏感等级：	3
专用输入次数：	4	I/O 线路数量：	174
输入次数：	168	逻辑单元数量：	8320
输出次数：	168	端子数量：	240
最高工作温度：	85 °C	最低工作温度：
组织：	4 DEDICATED INPUTS, 174 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	FQFP
封装等效代码：	QFP240,1.3SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, FINE PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2.5,2.5/3.3 V	可编程逻辑类型：	LOADABLE PLD
传播延迟：	3 ns	认证状态：	Not Qualified
座面最大高度：	4.1 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	2.625 V	最小供电电压：	2.375 V
标称供电电压：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	32 mm
Base Number Matches：	1

EP20K200RC240-2X 数据手册

APEX 20K

Programmable Logic

Device Family

March 2004, ver. 5.1

Data Sheet

■

Industry’s first programmable logic device (PLD) incorporating

system-on-a-programmable-chip (SOPC) integration

–

Features

MultiCore^TMarchitecture integrating look-up table (LUT) logic,

product-term logic, and embedded memory

–

LUT logic used for register-intensive functions

Embedded system block (ESB) used to implement memory

functions, including first-in first-out (FIFO) buffers, dual-port

RAM, and content-addressable memory (CAM)

ESB implementation of product-term logic used for

combinatorial-intensive functions

–

■

High density

–

30,000 to 1.5 million typical gates (see Tables 1 and 2)

Up to 51,840 logic elements (LEs)

Up to 442,368 RAM bits that can be used without reducing

available logic

–

Up to 3,456 product-term-based macrocells

Table 1. APEX 20K Device Features Note (1)

Feature

EP20K30E EP20K60E EP20K100 EP20K100E EP20K160E EP20K200 EP20K200E

Maximum

system

gates

113,000

162,000

263,000

404,000

526,000

Typical

gates

30,000

60,000

100,000

160,000

200,000

LEs

1,200

2,560

4,160

6,400

8,320

ESBs

Maximum

RAM bits

24,576

32,768

53,248

81,920

106,496

Maximum

macrocells

192

128

256

196

416

252

416

246

640

316

832

382

832

376

Maximum

user I/O

pins

Altera Corporation

DS-APEX20K-5.1

12 3 4 5 6 7...117

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EP20K200RC240-2X 替代型号

型号	品牌	替代类型	描述	数据表
EP20K200RC208-3	ALTERA	功能相似	Loadable PLD, 3.6ns, CMOS, PQFP208, RQFP-208

与EP20K200RC240-2X相关器件

型号	品牌	获取价格	描述	数据表
EP20K200RC240-3	ALTERA	获取价格	Loadable PLD, 3.6ns, CMOS, PQFP240, RQFP-240
EP20K200RC240-3ES	ETC	获取价格	FPGA
EP20K200RC240-3V	ALTERA	获取价格	Loadable PLD, 3.6ns, CMOS, PQFP240, RQFP-240
EP20K200RI208-1	ALTERA	获取价格	Loadable PLD, CMOS, PQFP208, 30.40 X 30.40 MM, 0.50 MM PITCH, RQFP-208
EP20K200RI208-1ES	ETC	获取价格	FPGA
EP20K200RI208-1X	ALTERA	获取价格	Loadable PLD, CMOS, PQFP208, 30.40 X 30.40 MM, 0.50 MM PITCH, RQFP-208
EP20K200RI208-2	ALTERA	获取价格	Loadable PLD, CMOS, PQFP208, 30.40 X 30.40 MM, 0.50 MM PITCH, RQFP-208
EP20K200RI208-2ES	ETC	获取价格	FPGA
EP20K200RI208-2X	ALTERA	获取价格	Loadable PLD, CMOS, PQFP208, 30.40 X 30.40 MM, 0.50 MM PITCH, RQFP-208
EP20K200RI208-3	ETC	获取价格	Field Programmable Gate Array (FPGA)

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