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EP20K200CB652C-8

更新时间： 2024-11-09 15:31:55

品牌	Logo	应用领域
英特尔 - INTEL		输入元件可编程逻辑
页数	文件大小	规格书
88页	1179K
描述
Loadable PLD, PBGA652, 45 X 45 MM, 1.27 MM PITCH, BGA-652

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EP20K200CB652C-8 技术参数

生命周期：	Obsolete	包装说明：	LBGA,
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.39	JESD-30 代码：	S-PBGA-B652
JESD-609代码：	e1	长度：	45 mm
专用输入次数：	4	I/O 线路数量：	376
端子数量：	652	最高工作温度：	85 °C
最低工作温度：		组织：	4 DEDICATED INPUTS, 376 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	LBGA	封装形状：	SQUARE
封装形式：	GRID ARRAY, LOW PROFILE	可编程逻辑类型：	LOADABLE PLD
认证状态：	Not Qualified	座面最大高度：	1.63 mm
最大供电电压：	1.89 V	最小供电电压：	1.71 V
标称供电电压：	1.8 V	表面贴装：	YES
温度等级：	OTHER	端子面层：	TIN SILVER COPPER
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	宽度：	45 mm
Base Number Matches：	1

EP20K200CB652C-8 数据手册

APEX 20KC

Programmable Logic

Device

October 2001, ver. 1.2

Data Sheet

ꢀ

Programmable logic device (PLD) manufactured using a 0.15-µm all-

Features...

layer copper-metal fabrication process

–

25 to 35% faster design performance than APEX^TM20KE devices

Pin-compatible with APEX 20KE devices

High-performance, low-power copper interconnect

MultiCore^TMarchitecture integrating look-up table (LUT) logic

and embedded memory

–

LUT logic used for register-intensive functions

Embedded system blocks (ESBs) used to implement memory

functions, including first-in first-out (FIFO) buffers, dual-port

RAM, and content-addressable memory (CAM)

ꢀ

High-density architecture

–

100,000 to 1.5 million typical gates (see Table 1)

Up to 51,840 logic elements (LEs)

Up to 442,368 RAM bits that can be used without reducing

available logic

Table 1. APEX 20KC Device Features

Note (1)

Feature

EP20K200C

EP20K400C

EP20K600C

EP20K1000C

EP20K1500C

Maximum system

gates

526,000

1,052,000

1,537,000

1,772,000

2,392,000

Typical gates

LEs

200,000

8,320

400,000

16,640

104

600,000

24,320

152

1,000,000

38,400

160

1,500,000

51,840

216

ESBs

Maximum RAM

bits

106,496

212,992

311,296

327,680

442,368

PLLs (2)

Speed grades (3)

-7, -8, -9

832

-7, -8, -9

1,664

-7, -8, -9

2,432

-7, -8, -9

2,560

-7, -8, -9

3,456

Maximum

macrocells

Maximum user I/O

pins

376

488

588

708

808

Notes:

(1) The embedded IEEE Std. 1149.1 Joint Test Action Group (JTAG) boundary-scan circuitry contributes up to

57,000 additional gates.

(2) PLL: phase-locked loop.

(3) The -7 speed grade provides the fastest performance.

Altera Corporation

A-DS-APEX20KC-1.2

12 3 4 5 6 7...88

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型号	品牌	获取价格	描述	数据表
EP20K200CB652C9	ETC	获取价格	ASIC
EP20K200CB652C-9	ALTERA	获取价格	Loadable PLD, PBGA652, 45 X 45 MM, 1.27 MM PITCH, BGA-652
EP20K200CB652I7	ETC	获取价格	ASIC
EP20K200CB652I-7	ALTERA	获取价格	Loadable PLD, 1.6ns, PBGA652, 45 X 45 MM, 1.27 MM PITCH, BGA-652
EP20K200CB652I8	ETC	获取价格	ASIC
EP20K200CB652I-8	INTEL	获取价格	Loadable PLD, PBGA652, 45 X 45 MM, 1.27 MM PITCH, BGA-652
EP20K200CB652I9	ETC	获取价格	ASIC
EP20K200CB652I-9	ALTERA	获取价格	Loadable PLD, PBGA652, 45 X 45 MM, 1.27 MM PITCH, BGA-652
EP20K200CF484C7	INTEL	获取价格	Loadable PLD, 1.48ns, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FBGA-484
EP20K200CF484C8	ALTERA	获取价格	Loadable PLD, 1.78ns, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FBGA-484

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