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EP20K1000CF33C7

更新时间： 2024-01-10 06:15:26

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阿尔特拉 - ALTERA		LTE 输入元件可编程逻辑
页数	文件大小	规格书
90页	524K
描述
Loadable PLD, 1.49ns, PBGA1020, 33 X 33 MM, 1 MM PITCH, FBGA-1020

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EP20K1000CF33C7 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	BGA,	Reach Compliance Code：	compliant
ECCN代码：	3A001.A.7.A	HTS代码：	8542.39.00.01
风险等级：	5.61	JESD-30 代码：	S-PBGA-B1020
JESD-609代码：	e1	长度：	33 mm
专用输入次数：	4	I/O 线路数量：	708
端子数量：	1020	最高工作温度：	85 °C
最低工作温度：		组织：	4 DEDICATED INPUTS, 708 I/O
输出函数：	MACROCELL	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	245
可编程逻辑类型：	LOADABLE PLD	传播延迟：	1.49 ns
认证状态：	Not Qualified	座面最大高度：	3.5 mm
最大供电电压：	1.89 V	最小供电电压：	1.71 V
标称供电电压：	1.8 V	表面贴装：	YES
温度等级：	OTHER	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	40
宽度：	33 mm	Base Number Matches：	1

EP20K1000CF33C7 数据手册

APEX 20KC

Programmable Logic

Device

February 2004 ver. 2.2

Data Sheet

■

Programmable logic device (PLD) manufactured using a 0.15-µm all-

Features...

layer copper-metal fabrication process

–

25 to 35% faster design performance than APEX^TM20KE devices

Pin-compatible with APEX 20KE devices

High-performance, low-power copper interconnect

MultiCore^TMarchitecture integrating look-up table (LUT) logic

and embedded memory

–

LUT logic used for register-intensive functions

Embedded system blocks (ESBs) used to implement memory

functions, including first-in first-out (FIFO) buffers, dual-port

RAM, and content-addressable memory (CAM)

■

High-density architecture

–

200,000 to 1 million typical gates (see Table 1)

Up to 38,400 logic elements (LEs)

Up to 327,680 RAM bits that can be used without reducing

available logic

Table 1. APEX 20KC Device Features

Note (1)

Feature

EP20K200C

EP20K400C

EP20K600C

EP20K1000C

Maximum system gates

Typical gates

526,000

200,000

8,320

1,052,000

400,000

16,640

104

1,537,000

600,000

24,320

152

1,772,000

1,000,000

38,400

160

LEs

ESBs

Maximum RAM bits

PLLs (2)

106,496

212,992

311,296

327,680

Speed grades (3)

Maximum macrocells

Maximum user I/O pins

-7, -8, -9

832

-7, -8, -9

1,664

-7, -8, -9

2,432

-7, -8, -9

2,560

376

488

588

708

Notes to Table 1:

(1) The embedded IEEE Std. 1149.1 Joint Test Action Group (JTAG) boundary-scan circuitry contributes up to

57,000 additional gates.

(2) PLL: phase-locked loop.

(3) The -7 speed grade provides the fastest performance.

Altera Corporation

DS-APEX20KC-2.2

12 3 4 5 6 7...90

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