Datasheet > 可编程逻辑 > 可编程逻辑器件> EP1K100QC208-3

EP1K100QC208-3

更新时间： 2024-02-27 18:02:53

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阿尔特拉 - ALTERA		可编程逻辑器件
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86页	1204K
描述
Programmable Logic Device Family

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EP1K100QC208-3 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	FQFP, QFP208,1.2SQ,20	Reach Compliance Code：	compliant
ECCN代码：	3A991	HTS代码：	8542.39.00.01
风险等级：	5.35	JESD-30 代码：	S-PQFP-G208
JESD-609代码：	e3	长度：	28 mm
湿度敏感等级：	3	I/O 线路数量：	147
输入次数：	147	逻辑单元数量：	4992
输出次数：	147	端子数量：	208
最高工作温度：	70 °C	最低工作温度：
组织：	147 I/O	输出函数：	MIXED
封装主体材料：	PLASTIC/EPOXY	封装代码：	FQFP
封装等效代码：	QFP208,1.2SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, FINE PITCH	峰值回流温度（摄氏度）：	245
电源：	2.5,2.5/3.3 V	可编程逻辑类型：	LOADABLE PLD
传播延迟：	0.7 ns	认证状态：	Not Qualified
座面最大高度：	4.1 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	2.625 V	最小供电电压：	2.375 V
标称供电电压：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	28 mm

EP1K100QC208-3 数据手册

ACEX 1K

Programmable Logic Device Family

May 2003, ver. 3.4

Data Sheet

■

Programmable logic devices (PLDs), providing low cost

system-on-a-programmable-chip (SOPC) integration in a single

device

Features...

–

Enhanced embedded array for implementing megafunctions

such as efficient memory and specialized logic functions

Dual-port capability with up to 16-bit width per embedded array

block (EAB)

Logic array for general logic functions

■

High density

–

10,000 to 100,000 typical gates (see Table 1)

Up to 49,152 RAM bits (4,096 bits per EAB, all of which can be

used without reducing logic capacity)

Cost-efficient programmable architecture for high-volume

applications

–

Cost-optimized process

Low cost solution for high-performance communications

applications

■

System-level features

–

MultiVolt^TMI/ O pins can drive or be driven by 2.5-V, 3.3-V, or

5.0-V devices

–

Low power consumption

Bidirectional I/ O performance (setup time [t_SU] and clock-to-

output delay [t_CO]) up to 250 MHz

–

Fully compliant with the peripheral component interconnect

Special Interest Group (PCI SIG) PCI Local Bus Specification,

Revision 2.2 for 3.3-V operation at 33 MHz or 66 MHz

■

Extended temperature range

Table 1. ACEX^TM1K Device Features

Feature

EP1K10

EP1K30

EP1K50

EP1K100

Typical gates

10,000

56,000

576

30,000

119,000

1,728

50,000

199,000

2,880

100,000

257,000

4,992

Maximum system gates

Logic elements (LEs)

EABs

Total RAM bits

12,288

136

24,576

171

40,960

249

49,152

333

Maximum user I/O pins

Altera Corporation

DS-ACEX-3.4

12 3 4 5 6 7...86

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EP1K100QC208-3 替代型号

型号	品牌	替代类型	描述	数据表
EP1K100QC208-3N	ALTERA	类似代替	Loadable PLD, 0.7ns, CMOS, PQFP208, PLASTIC, QFP-208
EP1K100QC208-2N	ALTERA	功能相似	Loadable PLD, 0.5ns, CMOS, PQFP208, PLASTIC, QFP-208

与EP1K100QC208-3相关器件

型号	品牌	获取价格	描述	数据表
EP1K100QC208-3N	ALTERA	获取价格	Loadable PLD, 0.7ns, CMOS, PQFP208, PLASTIC, QFP-208
EP1K100QI208-2	ALTERA	获取价格	Loadable PLD, 0.5ns, CMOS, PQFP208, PLASTIC, QFP-208
EP1K100QI208-2N	ALTERA	获取价格	Loadable PLD, 0.5ns, CMOS, PQFP208, PLASTIC, QFP-208
EP1K100QI208-2N	INTEL	获取价格	Loadable PLD, 0.5ns, CMOS, PQFP208, PLASTIC, QFP-208
EP1K10FC256-3	INTEL	获取价格	Loadable PLD, 0.7ns, CMOS, PBGA256, FINE LINE, BGA-256
EP1K10FC256-3N	INTEL	获取价格	Loadable PLD, 0.7ns, CMOS, PBGA256, FINE LINE, BGA-256
EP1K10FC484-1	ALTERA	获取价格	Loadable PLD, 7.5ns, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484
EP1K10FC484-2	ALTERA	获取价格	Loadable PLD, 9.5ns, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484
EP1K10FI256-2N	INTEL	获取价格	Loadable PLD, 0.5ns, CMOS, PBGA256, FINE LINE, BGA-256
EP1K10FI256-2N	ALTERA	获取价格	Loadable PLD, 0.5ns, CMOS, PBGA256, FINE LINE, BGA-256

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