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EBE11UD8AESA-6E-E

更新时间： 2024-01-09 01:56:22

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尔必达 - ELPIDA		存储内存集成电路动态存储器双倍数据速率时钟
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描述
1GB DDR2 SDRAM SO-DIMM (128M words x 64 bits, 2 Ranks)

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EBE11UD8AESA-6E-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	MODULE	包装说明：	DIMM, DIMM200,24
针数：	200	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	Is Samacsys：	N
访问模式：	DUAL BANK PAGE BURST	最长访问时间：	0.45 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	333 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-XDMA-N200
内存密度：	8589934592 bit	内存集成电路类型：	DDR DRAM MODULE
内存宽度：	64	功能数量：	1
端口数量：	1	端子数量：	200
字数：	134217728 words	字数代码：	128000000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	128MX64
输出特性：	3-STATE	封装主体材料：	UNSPECIFIED
封装代码：	DIMM	封装等效代码：	DIMM200,24
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：	260	电源：	1.8 V
认证状态：	Not Qualified	刷新周期：	8192
自我刷新：	YES	最大待机电流：	0.16 A
子类别：	DRAMs	最大压摆率：	3.12 mA
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	NO
技术：	CMOS	温度等级：	OTHER
端子形式：	NO LEAD	端子节距：	0.6 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
Base Number Matches：	1

EBE11UD8AESA-6E-E 数据手册

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DATA SHEET

1GB DDR2 SDRAM SO-DIMM

EBE11UD8AESA (128M words × 64 bits, 2 Ranks)

Description

Features

The EBE11UD8AESA is 128M words × 64 bits, 2 ranks

• 200-pin socket type small outline dual in line memory

module (SO-DIMM)

DDR2 SDRAM Small Outline Dual In-line Memory

Module, mounting 16 pieces of 512M bits DDR2

SDRAM sealed in FBGA (µBGA^) package. Read and

write operations are performed at the cross points of

the CK and the /CK. This high-speed data transfer is

realized by the 4 bits prefetch-pipelined architecture.

Data strobe (DQS and /DQS) both for read and write

are available for high speed and reliable data bus

design. By setting extended mode register, the on-chip

Delay Locked Loop (DLL) can be set enable or disable.

This module provides high density mounting without

PCB height: 30.0mm

Lead pitch: 0.6mm

Lead-free (RoHS compliant)

• Power supply: VDD = 1.8V ± 0.1V

• Data rate: 667Mbps/533Mbps/400Mbps (max.)

• SSTL_18 compatible I/O

• Double-data-rate architecture: two data transfers per

clock cycle

• Bi-directional, differential data strobe (DQS and

/DQS) is transmitted/received with data, to be used in

capturing data at the receiver

utilizing surface mount technology.

Decoupling

capacitors are mounted beside each FBGA (µBGA) on

the module board.

• DQS is edge aligned with data for READs: center-

aligned with data for WRITEs

Note: Do not push the components or drop the

modules in order to avoid mechanical defects,

which may result in electrical defects.

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge: data

and data mask referenced to both edges of DQS

• Four internal banks for concurrent operation

(components)

• Data mask (DM) for write data

• Burst lengths: 4, 8

• /CAS Latency (CL): 3, 4, 5

• Auto precharge operation for each burst access

• Auto refresh and self refresh modes

• Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Posted CAS by programmable additive latency for

better command and data bus efficiency

• Off-Chip-Driver Impedance Adjustment and On-Die-

Termination for better signal quality

• /DQS can be disabled for single-ended Data Strobe

operation

Document No. E0589E30 (Ver. 3.0)

Date Published July 2005 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2004-2005

12 3 4 5 6 7...22

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