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EDK2516CBBH-15-E PDF预览

EDK2516CBBH-15-E

更新时间： 2024-11-04 19:30:55
品牌 Logo 应用领域
尔必达 - ELPIDA 动态存储器双倍数据速率内存集成电路
页数 文件大小 规格书
29页 254K
描述
DDR DRAM, 16MX16, 9ns, CMOS, PBGA60, FBGA-60

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EDK2516CBBH-15-E 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：BGA包装说明：TFBGA,
针数：60Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.24
风险等级：5.84访问模式：FOUR BANK PAGE BURST
最长访问时间：9 ns其他特性：AUTO/SELF REFRESH
JESD-30 代码：R-PBGA-B60长度：13 mm
内存密度：268435456 bit内存集成电路类型：DDR DRAM
内存宽度：16功能数量：1
端口数量：1端子数量：60
字数：16777216 words字数代码：16000000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-25 °C组织：16MX16
封装主体材料：PLASTIC/EPOXY封装代码：TFBGA
封装形状：RECTANGULAR封装形式：GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
座面最大高度：1.2 mm自我刷新：YES
最大供电电压 (Vsup)：1.95 V最小供电电压 (Vsup)：1.65 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
技术：CMOS温度等级：OTHER
端子形式：BALL端子节距：0.8 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：9 mmBase Number Matches：1

EDK2516CBBH-15-E 数据手册

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PRELIMINARY DATA SHEET  
256M bits DDR Mobile RAM  
EDK2516CBBH (16M words × 16 bits)  
Description  
Pin Configurations  
The EDK2516CB is a 256M bits DDR Mobile RAM  
organized as 4,194,304 words×16 bits×4 banks. The  
DDR Mobile RAM achieved low power consumption  
and high-speed data transfer using the 2bits prefetch-  
pipeline architecture. Command and address inputs  
are synchronized with the positive edge of the clock.  
Data inputs and outputs are synchronized with both  
edges of DQS(Data Strobe). DLL is not implemented.  
This product is packaged in 60-ball FBGA.  
/xxx indicates active low signal.  
60-ball FBGA  
A
VSS DQ15 VSSQ  
VDDQ DQ0 VDD  
DQ1 DQ2 VSSQ  
B
VDDQ DQ13 DQ14  
C
Features  
DQ11 DQ12  
DQ4 VDDQ  
VSSQ  
VDDQ  
VSSQ  
VSS  
DQ3  
D
E
F
• Low voltage power supply  
DQ9 DQ10  
UDQS DQ8  
DQ5 DQ6 VSSQ  
DQ7 LDQS VDDQ  
VDD: 1.8V 0.15V  
VDDQ: 1.8V 0.15V  
• Wide temperature range (−25°C to 85°C)  
• Programmable partial self refresh  
• Programmable driver strength  
• Programmable temperature compensated self refresh  
• Deep power down mode  
NC  
LDM VDD  
NC  
UDM  
G
CKE  
CLK /CLK  
/WE /CAS /RAS  
H
J
A9  
A11  
A12  
A8  
/CS  
A10  
A2  
BA0  
A0  
BA1  
A1  
• Small package (60-ball FBGA)  
• FBGA package is lead free solder (Sn-Ag-Cu)  
• Data rate: 200Mbps/IO(max)  
A6  
A7  
A4  
K
VSS  
A5  
A3  
VDD  
• Doule Data Rate architecture: two data transfers per  
one clock cycle  
7
8
9
1
2
3
(Top View)  
• Bi-directional, data strobe (DQS) is transmitted  
/received with data, to be used in capturing data at  
the receiver.  
A0 to A12  
BA0, BA1  
DQ0 to DQ15  
UDQS, LDQS  
/CS  
/RAS  
/CAS  
Address input  
Bank select address  
Data-input/output  
Input and output data strobe  
Chip select  
Row address strobe command  
Column address strobe command  
Write enable  
• 1.8V LVCMOS interface  
• Command and address signals refer to a positive  
clock edge  
• Quad internal banks controlled by BA0 and BA1  
• Data mask (DM) for write data  
/WE  
UDM, LDM  
Write data mask  
• Wrap sequence = Sequential/ Interleave  
• Programmable burst length (BL) = 2, 4, 8  
• Automatic precharge and controlled precharge  
• Auto refresh and self refresh  
CK  
/CK  
CKE  
VDD  
Clock input  
Differential clock input  
Clock enable  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
VSS  
VDDQ  
VSSQ  
NC  
• 8,192 refresh cycles/64ms  
(7.8µs maximum average periodic refresh interval)  
• Burst termination by Burst stop command and  
Precharge command  
Document No. E0300E20 (Ver. 2.0)  
Date Published December 2002 (K) Japan  
URL: http://www.elpida.com  
Elpida Memory, Inc. 2002  
1234567...29

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