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EDJ5316BBBG-DJ-F

更新时间： 2024-11-28 21:04:55

品牌	Logo	应用领域
尔必达 - ELPIDA		时钟动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
131页	1676K
描述
DDR DRAM, 32MX16, 20ns, CMOS, PBGA96, ROHS COMPLIANT, FBGA-96

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EDJ5316BBBG-DJ-F 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA, BGA96,9X16,32
针数：	96	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.28
风险等级：	5.84	访问模式：	MULTI BANK PAGE BURST
最长访问时间：	20 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	667 MHz	I/O 类型：	COMMON
交错的突发长度：	4,8	JESD-30 代码：	R-PBGA-B96
JESD-609代码：	e1	长度：	14 mm
内存密度：	536870912 bit	内存集成电路类型：	DDR DRAM
内存宽度：	16	功能数量：	1
端口数量：	1	端子数量：	96
字数：	33554432 words	字数代码：	32000000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	32MX16
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TFBGA	封装等效代码：	BGA96,9X16,32
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	1.5 V
认证状态：	Not Qualified	刷新周期：	4096
座面最大高度：	1.2 mm	自我刷新：	YES
连续突发长度：	4,8	子类别：	DRAMs
最大供电电压 (Vsup)：	1.575 V	最小供电电压 (Vsup)：	1.425 V
标称供电电压 (Vsup)：	1.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	9.8 mm	Base Number Matches：	1

EDJ5316BBBG-DJ-F 数据手册

PRELIMINARY DATA SHEET

512M bits DDR3 SDRAM

EDJ5308BBBG (64M words × 8 bits)

EDJ5316BBBG (32M words × 16 bits)

Features

Specifications

• Density: 512M bits

• Organization

• Double-data-rate architecture; two data transfers per

clock cycle

• The high-speed data transfer is realized by the 8 bits

8M words × 8 bits × 8 banks (EDJ5308BBBG)

4M words × 16 bits × 8 banks (EDJ5316BBBG)

• Package

78-ball FBGA (EDJ5308BBBG)

96-ball FBGA (EDJ5316BBBG)

Lead-free (RoHS compliant) and Halogen-free

• Power supply: VDD, VDDQ = 1.5V ± 0.075V

• Data rate

1333Mbps/1066Mbps (max.)

• 1KB page size (EDJ5308BBBG)

Row address: A0 to A12

Column address: A0 to A9

• 2KB page size (EDJ5316BBBG)

Row address: A0 to A11

Column address: A0 to A9

• Eight internal banks for concurrent operation

• Interface: SSTL_15

• Burst lengths (BL): 8 and 4 with Burst Chop (BC)

• Burst type (BT):

Sequential (8, 4 with BC)

Interleave (8, 4 with BC)

• /CAS Latency (CL): 5, 6, 7, 8, 9, 10

• /CAS Write Latency (CWL): 5, 6, 7

prefetch pipelined architecture

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

• Data mask (DM) for write data

• Posted /CAS by programmable additive latency for

better command and data bus efficiency

• On-Die Termination (ODT) for better signal quality

Synchronous ODT

Dynamic ODT

Asynchronous ODT

• ZQ calibration for DQ drive and ODT

• Programmable Partial Array Self-Refresh (PASR)

• /RESET pin for Power-up sequence and reset

function

• SRT range:

Normal/extended

Auto/manual self-refresh

• Programmable Output driver impedance control

• Precharge: auto precharge option for each burst

access

• Driver strength: RZQ/7, RZQ/6 (RZQ = 240Ω)

• Refresh: auto-refresh, self-refresh

• Refresh cycles

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

TC = 0°C to +95°C

Document No. E1349E20 (Ver. 2.0)

Date Published June 2008 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2008

12 3 4 5 6 7...131

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EDJ5316DBBG-DG-F	ELPIDA	获取价格	512M bits DDR3 SDRAM
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