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EDI88128LP70CM

更新时间： 2024-02-11 03:33:05

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其他 - ETC		内存集成电路静态存储器
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8页	151K
描述
128KX8 MONOLITHIC SRAM, SMD 5962-89598

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EDI88128LP70CM 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
Reach Compliance Code：	unknown	风险等级：	5.64
Is Samacsys：	N	最长访问时间：	70 ns
其他特性：	AUTOMATIC POWER-DOWN	I/O 类型：	COMMON
JESD-30 代码：	R-CZIP-T32	JESD-609代码：	e0
内存密度：	1048576 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	8	功能数量：	1
端口数量：	1	端子数量：	32
字数：	131072 words	字数代码：	128000
工作模式：	ASYNCHRONOUS	最高工作温度：	125 °C
最低工作温度：	-55 °C	组织：	128KX8
输出特性：	3-STATE	可输出：	YES
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	ZIP
封装等效代码：	ZIP32,.1	封装形状：	RECTANGULAR
封装形式：	IN-LINE	并行/串行：	PARALLEL
电源：	5 V	认证状态：	Not Qualified
最大待机电流：	0.0004 A	最小待机电流：	2 V
子类别：	SRAMs	最大压摆率：	0.095 mA
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	MILITARY
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	1.27 mm	端子位置：	ZIG-ZAG
Base Number Matches：	1

EDI88128LP70CM 数据手册

The EDI88128C is a high speed, high performance, Mono-

lithic CMOS Static RAM organized as 128Kx8.

n Access Times of 70, 85, 100ns

n Available with Single Chip Selects (EDI88128) or Dual

Chip Selects (EDI88130)

n 2V Data Retention (LP Versions)

n CS and OE Functions for Bus Control

n TTL Compatible Inputs and Outputs

n Fully Static, No Clocks

The device is also available as EDI88130C with an additional

chip select line (CS2) which will automatically power down

the device when proper logic levels are applied.

The second chip select line (CS2) can be used to provide

system memory security during power down in non-battery

backed up systems and simplifiy decoding schemes in memory

banking where large multiple pages of memory are required.

n Organized as 128Kx8

n Industrial, Military and Commercial Temperature Ranges

n Thru-hole and Surface Mount Packages JEDEC Pinout

•32 pin Ceramic DIP, 0.6 mils wide (Package 9)

•32 lead Ceramic SOJ (Package 140)

n Single +5V ( 10ꢀ) Supply Operation

The EDI88128C and the EDI88130C have eight bi-directional

input-output lines to provide simultaneous access to all

bits in a word. An automatic power down feature permits

the on-chip circuitry to enter a very low standby mode and

be brought back into operation at a speed equal to the

address access time.

Low power versions, EDI88128LP and EDI88130LP, offer a

2V data retention function for battery back-up opperation.

Military product is available compliant to Appendix A of

MIL-PRF-38535.

FIG. 1

32 DIP

32 SOJ

I/O0-7

A0-16

DataInputs/Outputs

AddressInputs

Write Enable

CS1, CS2

Chip Selects

A16

A14

A12

32 VCC

Output Enable

Power (+5V 10ꢀ)

Ground

31 A15

30 NC/CS2*

29 WE

28 A13

27 A8

26 A9

25 A11

24 OE

VCC

VSS

Not Connected

A2 10

A1 11

AØ 12

I/OØ 13

I/O1 14

I/O2 15

23 A10

22 CS1

21 I/O7

20 I/O6

19 I/O5

18 I/O4

17 I/O3

VSS 16

* Pin 30 is NC for 88128 or CS2 for 88130.

March 2002 Rev. 16

White Electronic Designs Corporation • (602) 437-1520 • www.whiteedc.com

12 3 4 5 6 7 8

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与EDI88128LP70CM相关器件

型号	品牌	描述	获取价格	数据表
EDI88128LP70FI	WEDC	Standard SRAM, 128KX8, 70ns, CMOS, CDFP32,	获取价格
EDI88128LP70FM	WEDC	Standard SRAM, 128KX8, 70ns, CMOS, CDFP32,	获取价格
EDI88128LP70LI	WEDC	Standard SRAM, 128KX8, 70ns, CMOS, CDSO32,	获取价格
EDI88128LP70LM	WEDC	Standard SRAM, 128KX8, 70ns, CMOS, CDSO32, CERAMIC, LCC-32	获取价格
EDI88128LP70NB	ETC	128KX8 MONOLITHIC SRAM, SMD 5962-89598	获取价格
EDI88128LP70NC	ETC	128KX8 MONOLITHIC SRAM, SMD 5962-89598	获取价格

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