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EDI2CG264128V15D1

更新时间： 2024-01-15 19:11:29
品牌 Logo 应用领域
WEDC 静态存储器内存集成电路
页数 文件大小 规格书
11页 171K
描述
SRAM Module, 256KX64, 15ns, CMOS, SODIMM-144

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EDI2CG264128V15D1 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：SODIMM-144Reach Compliance Code：unknown
风险等级：5.92最长访问时间：15 ns
JESD-30 代码：R-XDMA-N144JESD-609代码：e4
内存密度：16777216 bit内存集成电路类型：SRAM MODULE
内存宽度：64功能数量：1
端子数量：144字数：262144 words
字数代码：256000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：256KX64封装主体材料：UNSPECIFIED
封装形状：RECTANGULAR封装形式：MICROELECTRONIC ASSEMBLY
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.14 V标称供电电压 (Vsup)：3.3 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子面层：GOLD
端子形式：NO LEAD端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

EDI2CG264128V15D1 数据手册

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EDI2CG264128V  
2x128Kx64, 3.3V Sync/Sync Burst Flow-Through  
FEATURES  
DESCRIPTION  
■ 2x128Kx64 Synchronous, Synchronous Burst  
The EDI2CG264128VxxD1 is a Synchronous/Synchronous Burst  
SRAM, 64 position DIMM (144 contacts) Module, small outline.  
The Module contains four (4) Synchronous Burst Ram Devices,  
packaged in the industry standard JEDEC 14mmx20mm TQFP  
placed on a Multilayer FR4 Substrate. The module architecture is  
defined as a Sync/Sync Burst, Flow-Through, with support for  
either linear or sequential burst. This module provides High  
Performance, 2-1-1-1 accesses when used in Burst Mode, and  
used as a Synchronous Only Mode, provides a high performance  
cost advantage over BiCMOS aysnchronous device architectures.  
■ Flow-Through Architecture  
■ Linear and Sequential Burst Support via MODE pin  
■ Access Speed(s): TKHQV = 8.5, 9, 12, 15ns  
■ Clock Controlled Registered Bank Enables (E1, E2)  
■ Clock Controlled Registered Address  
■ Clock Controlled Registered Global Write (GW)  
■ Aysnchronous Output Enable (G)  
■ Internally Self-timed Write  
Synchronous Only operations are performed via strapping ADSC  
Low, and ADSP / ADV High, which provides for Ultra Fast Accesses  
in Read Mode while providing for internally self-timed Early  
Writes.  
■ Individual Bank Sleep Mode Enables (ZZ1, ZZ2)  
■ Gold Lead Finish  
Synchronous/Synchronous Burst operations are in relation to an  
externally supplied clock, Registered Address, Registered Global  
Write, Registered Enables as well as an Asynchronous Output  
enable. This Module has been defined for Quad Word access in  
both read and write operations.  
■ 3.3V ±10% Operation  
■ Common Data I/O  
■ High Capacitance (30pF) Drive, at Rated Access Speed  
■ Single Total Array Clock  
■ Multiple Vcc and Gnd  
August 2000 Rev.0  
ECO#13089  
1
White Electronic Designs Corporation • (508) 366-5151 • www.whiteedc.com  
1234567...11

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型号 品牌 描述 获取价格 数据表
EDI2CG264128V85D1 WEDC SRAM Module, 256KX64, 8.5ns, CMOS, SODIMM-144

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