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EDE5104GASA-5A-E PDF预览

EDE5104GASA-5A-E

更新时间： 2024-11-08 06:55:55
品牌 Logo 应用领域
尔必达 - ELPIDA 存储内存集成电路动态存储器双倍数据速率
页数 文件大小 规格书
45页 467K
描述
512M bits DDR-II SDRAM

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EDE5104GASA-5A-E 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：BGA包装说明：VFBGA,
针数：60Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.28
风险等级：5.82Is Samacsys：N
访问模式：FOUR BANK PAGE BURST最长访问时间：0.5 ns
其他特性：AUTO/SELF REFRESHJESD-30 代码：R-PBGA-B60
长度：12.4 mm内存密度：536870912 bit
内存集成电路类型：DDR DRAM内存宽度：4
功能数量：1端口数量：1
端子数量：60字数：134217728 words
字数代码：128000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128MX4封装主体材料：PLASTIC/EPOXY
封装代码：VFBGA封装形状：RECTANGULAR
封装形式：GRID ARRAY, VERY THIN PROFILE, FINE PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified座面最大高度：1 mm
自我刷新：YES最大供电电压 (Vsup)：1.9 V
最小供电电压 (Vsup)：1.7 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：BALL
端子节距：0.8 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：11.3 mm
Base Number Matches：1

EDE5104GASA-5A-E 数据手册

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PRELIMINARY DATA SHEET  
512M bits DDR-II SDRAM  
EDE5104GASA (128M words × 4 bits)  
EDE5108GASA (64M words × 8 bits)  
Pin Configurations  
Description  
The EDE5104GA is a 512M bits DDR-II SDRAM  
/xxx indicates active low signal.  
60-ball FBGA  
organized as 33,554,432 words × 4 bits × 4 banks.  
1
2
3
7
8
9
The EDE5108GA is a 512M bits DDR-II SDRAM  
organized as 16,777,216 words × 8 bits × 4 banks.  
A
B
C
D
E
F
G
H
J
NU/ /RDQS  
(NC)*  
VDD  
VSS  
VSSQ /DQS VDDQ  
It is packaged in 60-ball FBGA package.  
DQ6  
(NC)*  
DQ7  
DQS VSSQ  
(NC)*  
DM/RDQS  
(DM)*  
Features  
VSSQ  
• 1.8V power supply  
VDDQ  
DQ1 VDDQ  
VSSQ DQ3  
VREF VSS  
CKE /WE  
VDDQ DQ0 VDDQ  
• Double-data-rate architecture: two data transfers per  
clock cycle  
DQ4  
(NC)*  
DQ5  
DQ2 VSSQ  
(NC)*  
• Bi-directional, differential data strobe (DQS and  
/DQS) is transmitted/received with data, to be used in  
capturing data at the receiver  
VDDL  
VSSDL CK  
VDD  
NC  
/RAS  
/CAS  
A2  
/CK  
/CS  
A0  
• DQS is edge aligned with data for READs: center-  
aligned with data for WRITEs  
BA0  
A10  
A3  
BA1  
A1  
NC  
• Differential clock inputs (CK and /CK)  
VDD  
VSS  
• DLL aligns DQ and DQS transitions with CK  
transitions  
A5  
A6  
A4  
VSS  
VDD  
• Commands entered on each positive CK edge: data  
and data mask referenced to both edges of DQS  
K
L
A7  
A9  
A11  
NC  
A8  
• Four internal banks for concurrent operation  
• Data mask (DM) for write data  
A12  
NC  
NC  
• Burst lengths: 4 only  
(Top view)  
Note: ( )* marked pins are for EDE5104GA.  
• /CAS Latency (CL): 3, 4  
• Auto precharge operation for each burst access  
• Auto refresh and self refresh modes  
• 7.8µs maximum average periodic refresh interval  
• 1.8V (SSTL_18 compatible) I/O  
A0 to A12  
BA0, BA1  
DQ0 to DQ7  
DQS, /DQS  
RDQS, /RDQS  
/CS  
/RAS, /CAS, /WE  
CKE  
CK, /CK  
DM  
VDD  
VSS  
VDDQ  
VSSQ  
VREF  
VDDL  
VSSDL  
NC*1  
NU*2  
Address input  
Bank select address  
Data-input/output  
Differential data strobe  
Differential data strobe for read  
Chip select  
Command input  
Clock enable  
Differential Clock input  
Output mask  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
Reference supply voltage  
Power for DLL circuit  
Ground for DLL circuit  
No connection  
• Off-Chip-Driver Impedance Adjustment for better  
signal quality.  
• Programmable RDQS, /RDQS output for the  
compatibility to × 4 organization  
• /DQS, (/RDQS) can be disabled for single-ended  
Data Strobe operation.  
• FBGA package is lead free solder (Sn-Ag-Cu)  
Not usable  
Notes: 1. Not internally connected with die.  
2. Don't connect. Internally connected with die.  
Document No. E0203E41 (Ver. 4.1)  
Date Published February 2006 (K) Japan  
URL: http://www.elpida.com  
This product became EOL in March, 2004.  
Elpida Memory, Inc. 2001-2006  
1234567...45

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