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EDE5104ABSE-5C-E

更新时间： 2024-09-17 22:27:55

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尔必达 - ELPIDA		存储内存集成电路动态存储器双倍数据速率时钟
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描述
512M bits DDR2 SDRAM

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EDE5104ABSE-5C-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	TFBGA, BGA64,9X15,32
针数：	64	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.28
风险等级：	5.82	Is Samacsys：	N
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	0.5 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	267 MHz
I/O 类型：	COMMON	交错的突发长度：	4,8
JESD-30 代码：	R-PBGA-B64	JESD-609代码：	e1
长度：	13.8 mm	内存密度：	536870912 bit
内存集成电路类型：	DDR DRAM	内存宽度：	4
功能数量：	1	端口数量：	1
端子数量：	64	字数：	134217728 words
字数代码：	128000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	128MX4	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA64,9X15,32	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	1.8 V	认证状态：	Not Qualified
刷新周期：	8192	座面最大高度：	1.12 mm
自我刷新：	YES	连续突发长度：	4,8
子类别：	DRAMs	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	11.3 mm	Base Number Matches：	1

EDE5104ABSE-5C-E 数据手册

DATA SHEET

512M bits DDR2 SDRAM

EDE5104ABSE (128M words × 4 bits)

EDE5108ABSE (64M words × 8 bits)

EDE5116ABSE (32M words × 16 bits)

Features

Description

The EDE5104ABSE is a 512M bits DDR2 SDRAM

• Power supply: VDD, VDDQ = 1.8V ± 0.1V

organized as 33,554,432 words × 4 bits × 4 banks.

• Double-data-rate architecture: two data transfers per

clock cycle

The EDE5108ABSE is a 512M bits DDR2 SDRAM

organized as 16,777,216 words × 8 bits × 4 banks.

• Bi-directional, differential data strobe (DQS and

/DQS) is transmitted/received with data, to be used in

capturing data at the receiver

They are packaged in 64-ball FBGA (µBGA^) package.

The EDE5116ABSE is a 512M bits DDR2 SDRAM

organized as 8,388,608 words × 16 bits × 4 banks.

• DQS is edge aligned with data for READs: center-

aligned with data for WRITEs

It is packaged in 84-ball FBGA (µBGA) package.

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge: data

and data mask referenced to both edges of DQS

• Four internal banks for concurrent operation

• Data mask (DM) for write data

• Burst lengths: 4, 8

• /CAS Latency (CL): 3, 4, 5

• Auto precharge operation for each burst access

• Auto refresh and self refresh modes

• 7.8µs average periodic refresh interval

• SSTL_18 compatible I/O

• Posted CAS by programmable additive latency for

better command and data bus efficiency

• Off-Chip-Driver Impedance Adjustment and On-Die-

Termination for better signal quality

• Programmable RDQS, /RDQS output for making × 8

organization compatible to × 4 organization

• /DQS, (/RDQS) can be disabled for single-ended

Data Strobe operation.

• FBGA (µBGA) package with lead free solder

(Sn-Ag-Cu)

RoHS compliant

Document No. E0323E90 (Ver. 9.0)

Date Published September 2005 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2002-2005

12 3 4 5 6 7...66

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