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EDD5108ADTA-6BLI

更新时间： 2024-11-09 06:55:55
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尔必达 - ELPIDA 动态存储器双倍数据速率
页数 文件大小 规格书
49页 557K
描述
512M bits DDR SDRAM WTR (Wide Temperature Range)

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EDD5108ADTA-6BLI 数据手册

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DATA SHEET  
512M bits DDR SDRAM  
WTR (Wide Temperature Range)  
EDD5108ADTA-LI (64M words × 8 bits)  
EDD5116ADTA-LI (32M words × 16 bits)  
Pin Configurations  
Description  
The EDD5108AD and the EDD5116AD are 512M bits  
Double Data Rate (DDR) SDRAM. Read and write  
operations are performed at the cross points of the CK  
and the /CK. This high-speed data transfer is realized  
by the 2 bits prefetch-pipelined architecture. Data  
strobe (DQS) both for read and write are available for  
high speed and reliable data bus design. By setting  
extended mode register, the on-chip Delay Locked  
Loop (DLL) can be set enable or disable.  
/xxx indicates active low signal.  
66-pin Plastic TSOP(II)  
VDD  
DQ0  
VDD  
DQ0  
1
2
66  
VSS VSS  
DQ15 DQ7  
VSSQ VSSQ  
DQ14 NC  
DQ13 DQ6  
VDDQ VDDQ  
DQ12 NC  
DQ11 DQ5  
VSSQ VSSQ  
DQ10 NC  
DQ9 DQ4  
VDDQ VDDQ  
DQ8 NC  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
VDDQ VDDQ  
3
NC  
DQ1  
DQ1  
DQ2  
4
5
VSSQ VSSQ  
6
NC  
DQ2  
DQ3  
DQ4  
7
8
VDDQ VDDQ  
9
NC  
DQ3  
VSSQ VSSQ  
NC  
NC  
VDDQ VDDQ  
NC LDQS  
NC  
VDD  
NC  
DQ5  
DQ6  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
Features  
DQ7  
NC  
• Power supply: VDD, VDDQ = 2.5V ± 0.2V  
• Data Rate: 333Mbps/266Mbps (max.)  
NC  
NC  
VSSQ VSSQ  
UDQS DQS  
• Double Data Rate architecture; two data transfers per  
NC  
VDD  
NC  
LDM  
/WE  
/CAS  
/RAS  
/CS 24  
NC  
NC  
clock cycle  
VREF VREF  
VSS VSS  
UDM DM  
/CK /CK  
• Bi-directional, data strobe (DQS) is transmitted  
/received with data, to be used in capturing data at  
the receiver  
NC  
/WE  
/CAS  
/RAS  
/CS  
CK  
CKE CKE  
NC  
NC  
CK  
• Data inputs, outputs, and DM are synchronized with  
NC  
BA0  
BA1  
NC  
BA0  
BA1  
25  
26  
27  
28  
29  
30  
31  
32  
33  
A12 A12  
A11 A11  
DQS  
• 4 internal banks for concurrent operation  
A9  
A8  
A7  
A6  
A5  
A4  
A9  
A8  
A7  
A6  
A5  
A4  
A10(AP) A10(AP)  
• DQS is edge aligned with data for READs; center  
A0  
A1  
A2  
A3  
VDD  
A0  
A1  
A2  
A3  
VDD  
aligned with data for WRITEs  
• Differential clock inputs (CK and /CK)  
VSS VSS  
• DLL aligns DQ and DQS transitions with CK  
transitions  
X 16  
X 8  
• Commands entered on each positive CK edge; data  
and data mask referenced to both edges of DQS  
(Top view)  
• Data mask (DM) for write data  
• Auto precharge option for each burst access  
• SSTL_2 compatible I/O  
A0 to A12  
BA0, BA1  
DQ0 to DQ15  
Address input  
Bank select address  
Data-input/output  
DQS, LDQS, UDQS Input and output data strobe  
• Programmable burst length (BL): 2, 4, 8  
• Programmable /CAS latency (CL): 2, 2.5  
• Programmable output driver strength: normal/weak  
• Refresh cycles: 8192 refresh cycles/64ms  
7.8µs maximum average periodic refresh interval  
• 2 variations of refresh  
Auto refresh  
Self refresh  
• Ambient temperature range: −40 to +85°C  
/CS  
Chip select  
/RAS  
/CAS  
/WE  
DM, LDM, UDM  
CK  
/CK  
CKE  
VREF  
VDD  
VSS  
Row address strobe command  
Column address strobe command  
Write enable  
Input mask  
Clock input  
Differential clock input  
Clock enable  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
VDDQ  
VSSQ  
NC  
Document No. E0505E10 (Ver. 1.0)  
This product became EOL in September, 2007.  
Date Published March 2004 (K) Japan  
URL: http://www.elpida.com  
Elpida Memory, Inc. 2004  
1234567...49

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型号 品牌 获取价格 描述 数据表
EDD5108ADTA-6BTI ELPIDA

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