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EDD5108ADTA-5B-E PDF预览

EDD5108ADTA-5B-E

更新时间： 2024-11-09 12:59:55
品牌 Logo 应用领域
尔必达 - ELPIDA 动态存储器双倍数据速率
页数 文件大小 规格书
48页 537K
描述
DDR DRAM, 64MX8, 0.7ns, CMOS, PDSO66, PLASTIC, TSOP2-66

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EDD5108ADTA-5B-E 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：TSOP2包装说明：TSOP2,
针数：66Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.28
风险等级：5.31访问模式：FOUR BANK PAGE BURST
最长访问时间：0.7 ns其他特性：AUTO/SELF REFRESH
JESD-30 代码：R-PDSO-G66长度：22.22 mm
内存密度：536870912 bit内存集成电路类型：DDR DRAM
内存宽度：8功能数量：1
端口数量：1端子数量：66
字数：67108864 words字数代码：64000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：64MX8
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1.2 mm自我刷新：YES
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.5 V
标称供电电压 (Vsup)：2.6 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：10.16 mmBase Number Matches：1

EDD5108ADTA-5B-E 数据手册

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PRELIMINARY DATA SHEET  
512M bits DDR SDRAM  
EDD5108ADTA-5C (64M words × 8 bits, DDR400)  
EDD5116ADTA-5C (32M words × 16 bits, DDR400)  
Description  
Pin Configurations  
The EDD5108AD and the EDD5116AD are 512M bits  
Double Data Rate (DDR) SDRAM, organized as  
16,777,216 words × 8 bits × 4 banks and 8,388,608  
words × 16 bits × 4 banks, respectively.  
Read and write operations are performed at the cross  
points of the CK and the /CK. This high-speed data  
transfer is realized by the 2 bits prefetch-pipelined  
architecture. Data strobe (DQS) both for read and  
write are available for high speed and reliable data bus  
design. By setting extended mode register, the on-chip  
Delay Locked Loop (DLL) can be set enable or disable.  
/xxx indicates active low signal.  
66-pin Plastic TSOP(II)  
VDD  
DQ0  
VDD  
DQ0  
1
2
66  
VSS VSS  
DQ15 DQ7  
VSSQ VSSQ  
DQ14 NC  
DQ13 DQ6  
VDDQ VDDQ  
DQ12 NC  
DQ11 DQ5  
VSSQ VSSQ  
DQ10 NC  
DQ9 DQ4  
VDDQ VDDQ  
DQ8 NC  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
VDDQ VDDQ  
3
NC  
DQ1  
DQ1  
DQ2  
4
5
VSSQ VSSQ  
6
NC  
DQ2  
DQ3  
DQ4  
7
8
VDDQ VDDQ  
9
NC  
DQ3  
VSSQ VSSQ  
NC  
NC  
VDDQ VDDQ  
NC LDQS  
NC  
VDD  
NC  
DQ5  
DQ6  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
31  
32  
33  
DQ7  
NC  
They are packaged in standard 66-pin plastic TSOP(II).  
NC  
NC  
VSSQ VSSQ  
UDQS DQS  
Features  
NC  
VDD  
NC  
LDM  
/WE  
/CAS  
/RAS  
/CS  
NC  
NC  
• Power supply: VDD ,VDDQ = 2.6V ± 0.1V  
• Data rate: 400Mbps (max.)  
VREF VREF  
VSS VSS  
UDM DM  
/CK /CK  
NC  
• Double Data Rate architecture; two data transfers per  
/WE  
/CAS  
/RAS  
/CS  
NC  
BA0  
BA1  
CK  
CKE CKE  
NC  
NC  
CK  
clock cycle  
• Bi-directional data strobe (DQS) is transmitted  
/received with data for capturing data at the receiver  
NC  
BA0  
BA1  
A12 A12  
A11 A11  
• Data inputs, outputs, and DM are synchronized with  
A9  
A8  
A7  
A6  
A5  
A4  
A9  
A8  
A7  
A6  
A5  
A4  
DQS  
A10(AP) A10(AP)  
A0  
A1  
A2  
A3  
VDD  
A0  
A1  
A2  
A3  
VDD  
• 4 internal banks for concurrent operation  
• DQS is edge aligned with data for READs; center  
aligned with data for WRITEs  
VSS VSS  
• Differential clock inputs (CK and /CK)  
X 16  
X 8  
• DLL aligns DQ and DQS transitions with CK  
transitions  
• Commands entered on each positive CK edge; data  
(Top view)  
and data mask referenced to both edges of DQS  
A0 to A12  
BA0, BA1  
DQ0 to DQ15  
Address input  
Bank select address  
Data-input/output  
• Data mask (DM) for write data  
• Auto precharge option for each burst access  
• SSTL_2 compatible I/O  
• Programmable burst length (BL): 2, 4, 8  
• Programmable /CAS latency (CL): 3  
• Programmable output driver strength: normal/weak  
• Refresh cycles: 8192 refresh cycles/64ms  
7.8µs maximum average periodic refresh interval  
• 2 variations of refresh  
DQS, LDQS, UDQS Input and output data strobe  
/CS  
Chip select  
/RAS  
/CAS  
/WE  
DM, LDM, UDM  
CK  
/CK  
CKE  
VREF  
VDD  
VSS  
Row address strobe command  
Column address strobe command  
Write enable  
Input mask  
Clock input  
Differential clock input  
Clock enable  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
VDDQ  
VSSQ  
NC  
Auto refresh  
Self refresh  
Document No. E539E10 (Ver. 1.0)  
Date Published June 2004 (K) Japan  
URL: http://www.elpida.com  
Elpida Memory, Inc. 2004  
1234567...48

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与EDD5108ADTA-5B-E相关器件

型号 品牌 获取价格 描述 数据表
EDD5108ADTA-5C ELPIDA

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 		512M bits DDR SDRAM
EDD5108ADTA-5C-E ELPIDA

获取价格

 		DDR DRAM, 64MX8, 0.7ns, CMOS, PDSO66, PLASTIC, TSOP2-66
EDD5108ADTA-6B ELPIDA

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 		512M bits DDR SDRAM
EDD5108ADTA-6B-E ELPIDA

获取价格

 		512M bits DDR SDRAM
EDD5108ADTA-6BL ELPIDA

获取价格

 		512M bits DDR SDRAM
EDD5108ADTA-6BL-E ELPIDA

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 		512M bits DDR SDRAM
EDD5108ADTA-6BLI ELPIDA

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 		512M bits DDR SDRAM WTR (Wide Temperature Range)
EDD5108ADTA-6BTI ELPIDA

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 		512M bits DDR SDRAM WTR (Wide Temperature Range)
EDD5108ADTA-6BTI-E ELPIDA

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 		暂无描述
EDD5108ADTA-7A ELPIDA

获取价格

 		512M bits DDR SDRAM

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