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EDD2516KCTA-6BSI-E PDF预览

EDD2516KCTA-6BSI-E

更新时间： 2024-09-17 06:55:55
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尔必达 - ELPIDA 动态存储器双倍数据速率
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52页 566K
描述
256M bits DDR SDRAM 256M bits DDR SDRAM

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EDD2516KCTA-6BSI-E 数据手册

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PRELIMINARY DATA SHEET  
256M bits DDR SDRAM  
with Super Self-Refresh  
EDD2516KCTA-SI (16M words × 16 bits)  
Specifications  
Pin Configurations  
• Density: 256M bits  
/xxx indicates active low signal.  
• Organization  
66-pin Plastic TSOP(II)  
⎯ 4M words × 16 bits × 4 banks  
• Package: 66-pin plastic TSOP (II)  
⎯ Lead-free (RoHS compliant)  
• Power supply: VDD, VDDQ = 2.5V ± 0.2V  
• Data rate: 333Mbps/266Mbps (max.)  
• Four internal banks for concurrent operation  
• Interface: SSTL_2  
• Burst lengths (BL): 2, 4, 8  
• Burst type (BT):  
⎯ Sequential (2, 4, 8)  
VDD  
DQ0  
VDDQ  
DQ1  
DQ2  
VSSQ  
DQ3  
DQ4  
VDDQ  
DQ5  
DQ6  
VSSQ  
DQ7  
NC  
VDDQ  
LDQS  
SF  
VDD  
NC  
LDM  
/WE  
/CAS  
/RAS  
/CS  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
VSS  
1
2
3
4
5
6
7
8
DQ15  
VSSQ  
DQ14  
DQ13  
VDDQ  
DQ12  
DQ11  
VSSQ  
DQ10  
DQ9  
VDDQ  
DQ8  
NC  
VSSQ  
UDQS  
NC  
VREF  
VSS  
UDM  
/CK  
CK  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
⎯ Interleave (2, 4, 8)  
• /CAS Latency (CL): 2, 2.5  
• Precharge: auto precharge operation for each burst  
access  
CKE  
NC  
A12  
A11  
A9  
• Driver strength: normal/weak  
NC  
BA0  
BA1  
• Refresh: auto-refresh, super self-refresh with Auto  
Temperature Compensated Self-refresh (ATCSR)  
function  
A10(AP) 28  
A0 29  
A1 30  
A2 31  
A3 32  
VDD 33  
39 A8  
38 A7  
37 A6  
36 A5  
35 A4  
34 VSS  
• Refresh cycles: 8192 cycles/64ms  
⎯ Average refresh period: 7.8μs  
• Operating ambient temperature range  
⎯ TA = −40°C to +85°C  
(Top view)  
A0 to A12  
BA0, BA1  
Address input  
Bank select address  
Features  
DQ0 to DQ15 Data-input/output  
UDQS/LDQS Input and output data strobe  
• Double-data-rate architecture; two data transfers per  
clock cycle  
/CS  
Chip select  
/RAS  
/CAS  
/WE  
Row address strobe command  
Column address strobe command  
Write enable  
• The high-speed data transfer is realized by the 2 bits  
prefetch pipelined architecture  
UDM/LDM  
CK  
Input mask  
Clock input  
• Bi-directional data strobe (DQS) is transmitted  
/received with data for capturing data at the receiver  
/CK  
Differential clock input  
Clock enable  
CKE  
VREF  
VDD  
VSS  
VDDQ  
VSSQ  
NC  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
• DQS is edge-aligned with data for READs; center-  
aligned with data for WRITEs  
• Differential clock inputs (CK and /CK)  
• DLL aligns DQ and DQS transitions with CK  
transitions  
SF  
SSR Flag  
• Commands entered on each positive CK edge; data  
and data mask referenced to both edges of DQS  
• Data mask (DM) for write data  
• SSR Flag function available  
Document No. E0555E40 (Ver.4.0)  
This product became EOL in April, 2007.  
Date Published December 2005 (K) Japan  
Printed in Japan  
URL: http://www.elpida.com  
©Elpida Memory, Inc. 2004-2005  
1234567...52

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与EDD2516KCTA-6BSI-E相关器件

型号 品牌 获取价格 描述 数据表
EDD2516KCTA-7AS-E ELPIDA

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 		256M bits DDR SDRAM with Super Self-Refresh
EDD2516KCTA-7ASI-E ELPIDA

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 		256M bits DDR SDRAM 256M bits DDR SDRAM
EDD2516KCTA-7BS-E ELPIDA

获取价格

 		256M bits DDR SDRAM with Super Self-Refresh
EDD2516KCTA-7BSI-E ELPIDA

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 		256M bits DDR SDRAM 256M bits DDR SDRAM
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EDD5104ABTA ELPIDA

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