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EDD2516AMTA-5C

更新时间： 2024-11-07 06:55:55
品牌 Logo 应用领域
尔必达 - ELPIDA 存储内存集成电路光电二极管动态存储器双倍数据速率
页数 文件大小 规格书
34页 374K
描述
256M bits DDR SDRAM

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EDD2516AMTA-5C 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSOP2包装说明：TSSOP,
针数：66Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.24
风险等级：5.34访问模式：FOUR BANK PAGE BURST
最长访问时间：0.7 ns其他特性：AUTO/SELF REFRESH
JESD-30 代码：R-PDSO-G66JESD-609代码：e0
长度：22.22 mm内存密度：268435456 bit
内存集成电路类型：DDR DRAM内存宽度：16
功能数量：1端口数量：1
端子数量：66字数：16777216 words
字数代码：16000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：16MX16封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：235
认证状态：Not Qualified座面最大高度：1.2 mm
自我刷新：YES最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：2.5 V标称供电电压 (Vsup)：2.6 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：10.16 mmBase Number Matches：1

EDD2516AMTA-5C 数据手册

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PRELIMINARY DATA SHEET  
256M bits DDR SDRAM  
EDD2508AMTA-5 (32M words × 8 bits, DDR400)  
EDD2516AMTA-5 (16M words × 16 bits, DDR400)  
Description  
Pin Configurations  
The EDD2508AMTA-5 is a 256M bits Double Data  
Rate (DDR) SDRAM organized as 8,388,608 words × 8  
bits × 4 banks. The EDD2516AMTA-5 is a 256M bits  
DDR SDRAM organized as 4,194,304 words × 16 bits  
× 4 banks. Read and write operations are performed at  
the cross points of the CK and the /CK. This high-  
speed data transfer is realized by the 2 bits prefetch-  
pipelined architecture. Data strobe (DQS) both for  
read and write are available for high speed and reliable  
data bus design. By setting extended mode resister,  
the on-chip Delay Locked Loop (DLL) can be set  
enable or disable. They are packaged in standard 66-  
pin plastic TSOP (II).  
/xxx indicates active low signal.  
66-pin plastic TSOP(II)  
VDD  
DQ0  
VDD  
DQ0  
66  
1
2
VSS VSS  
DQ15 DQ7  
VSSQ VSSQ  
DQ14 NC  
DQ13 DQ6  
VDDQ VDDQ  
DQ12 NC  
DQ11 DQ5  
VSSQ VSSQ  
DQ10 NC  
DQ9 DQ4  
VDDQ VDDQ  
DQ8 NC  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
VDDQ VDDQ  
3
NC  
DQ1  
DQ1  
DQ2  
4
5
VSSQ VSSQ  
6
NC  
DQ2  
DQ3  
DQ4  
7
8
VDDQ VDDQ  
9
NC  
DQ3  
VSSQ VSSQ  
NC  
NC  
VDDQ VDDQ  
NC LDQS  
NC  
VDD  
NC  
DQ5  
DQ6  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
DQ7  
NC  
NC  
NC  
VSSQ VSSQ  
UDQS DQS  
Features  
NC  
VDD  
NC  
LDM  
/WE  
/CAS  
/RAS 23  
/CS  
NC  
NC  
NC  
VREF VREF  
VSS VSS  
UDM DM  
/CK /CK  
• 2.6 V power supply: VDDQ = 2.6V ± 0.1V  
: VDD = 2.6V ± 0.1V  
• Data rate: 400Mbps (max.)  
• Double Data Rate architecture; two data transfers per  
clock cycle  
NC  
/WE  
/CAS  
/RAS  
/CS  
NC  
BA0  
BA1  
CK  
CKE CKE  
NC  
NC  
CK  
24  
25  
26  
27  
A12 A12  
A11 A11  
• Bi-directional, data strobe (DQS) is transmitted  
/received with data, to be used in capturing data at  
the receiver  
BA0  
BA1  
A9  
A8  
A7  
A6  
A5  
A4  
A9  
A8  
A7  
A6  
A5  
A4  
A10(AP) A10(AP) 28  
A0  
A1  
A2  
A3  
VDD  
A0 29  
A1 30  
A2 31  
A3 32  
VDD 33  
• Data inputs, outputs, and DM are synchronized with  
DQS  
• 4 internal banks for concurrent operation  
VSS VSS  
• DQS is edge aligned with data for READs; center  
aligned with data for WRITEs  
X 16  
X 8  
• Differential clock inputs (CK and /CK)  
• DLL aligns DQ and DQS transitions with CK  
transitions  
(Top view)  
A0 to A12  
BA0, BA1  
DQ0 to DQ15  
Address input  
Bank select address  
Data-input/output  
• Commands entered on each positive CK edge; data  
and data mask referenced to both edges of DQS  
DQS, UDQS, LDQS Input and output data strobe  
/CS  
Chip select  
• Data mask (DM) for write data  
• Auto precharge option for each burst access  
• 2.5 V (SSTL_2 compatible) I/O  
• Programmable burst length (BL): 2, 4, 8  
• Programmable /CAS latency (CL): 3  
• Refresh cycles: 8192 refresh cycles/64ms  
⎯ 7.8μs maximum average periodic refresh interval  
• 2 variations of refresh  
/RAS  
/CAS  
/WE  
DM, UDM, LDM  
CK  
/CK  
CKE  
VREF  
VDD  
VSS  
Row address strobe command  
Column address strobe command  
Write enable  
Input mask  
Clock input  
Differential clock input  
Clock enable  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
VDDQ  
VSSQ  
NC  
⎯ Auto refresh  
⎯ Self refresh  
Document No. E0406E10 (Ver. 1.0)  
This product became EOL in March, 2007.  
Date Published September 2003 (K) Japan  
URL: http://www.elpida.com  
©Elpida Memory, Inc. 2003  
1234567...34

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与EDD2516AMTA-5C相关器件

型号 品牌 获取价格 描述 数据表
EDD2516AMTA-5C-E ELPIDA

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 		DDR DRAM, 16MX16, 0.7ns, CMOS, PDSO66, PLASTIC, TSOP2-66
EDD2516AMTA-6B ELPIDA

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 		256M bits DDR SDRAM
EDD2516AMTA-6B-E ELPIDA

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 		256M bits DDR SDRAM
EDD2516AMTA-7A ELPIDA

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 		256M bits DDR SDRAM
EDD2516AMTA-7A-E ELPIDA

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EDD2516AMTA-7B ELPIDA

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 		256M bits DDR SDRAM
EDD2516AMTA-7B-E ELPIDA

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 		DDR DRAM, 16MX16, 0.75ns, CMOS, PDSO66, PLASTIC, TSOP2-66
EDD2516ARTA-6B ELPIDA

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 		256M bits DDR SDRAM
EDD2516KCTA ELPIDA

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 		256M bits DDR SDRAM with Super Self-Refresh
EDD2516KCTA-6BS-E ELPIDA

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 		256M bits DDR SDRAM with Super Self-Refresh

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