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EDD2516AKTA-5-E PDF预览

EDD2516AKTA-5-E

更新时间： 2024-11-08 22:38:51
品牌 Logo 应用领域
尔必达 - ELPIDA 动态存储器双倍数据速率
页数 文件大小 规格书
48页 541K
描述
256M bits DDR SDRAM (16M words x16 bits, DDR400)

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EDD2516AKTA-5-E 数据手册

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DATA SHEET  
256M bits DDR SDRAM  
EDD2516AKTA-5-E (16M words × 16 bits, DDR400)  
Description  
Pin Configurations  
The EDD2516AKTA-5 is a 256M bits DDR SDRAM  
organized as 4,194,304 words × 16 bits × 4 banks.  
Read and write operations are performed at the cross  
points of the CK and the /CK. This high-speed data  
transfer is realized by the 2 bits prefetch-pipelined  
architecture. Data strobe (DQS) both for read and  
write are available for high speed and reliable data bus  
design. By setting extended mode register, the on-chip  
Delay Locked Loop (DLL) can be set enable or disable.  
/xxx indicates active low signal.  
66-pin Plastic TSOP(II)  
VDD  
DQ0  
VDDQ  
DQ1  
DQ2  
VSSQ  
DQ3  
DQ4  
VDDQ  
DQ5  
DQ6  
VSSQ  
DQ7  
NC  
VDDQ  
LDQS  
NC  
VDD  
NC  
LDM  
/WE  
/CAS  
/RAS  
/CS  
VSS  
DQ15  
VSSQ  
DQ14  
DQ13  
VDDQ  
DQ12  
DQ11  
VSSQ  
DQ10  
DQ9  
VDDQ  
DQ8  
NC  
VSSQ  
UDQS  
NC  
VREF  
VSS  
UDM  
/CK  
CK  
CKE  
NC  
A12  
A11  
A9  
A8  
A7  
A6  
1
2
3
4
5
6
7
8
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
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51  
50  
49  
48  
47  
46  
45  
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42  
41  
40  
39  
38  
37  
36  
35  
34  
9
It is packaged in 66-pin plastic TSOP (II).  
10  
11  
12  
13  
14  
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32  
33  
Features  
• Power supply: VDD, VDDQ = 2.6V ± 0.1V  
• Data rate: 400Mbps (max.)  
• Double Data Rate architecture; two data transfers per  
clock cycle  
• Bi-directional data strobe (DQS) is transmitted  
/received with data for capturing data at the receiver  
• Data inputs, outputs, and DM are synchronized with  
DQS  
• 4 internal banks for concurrent operation  
NC  
BA0  
BA1  
• DQS is edge aligned with data for READs; center  
aligned with data for WRITEs  
A10(AP)  
A0  
• Differential clock inputs (CK and /CK)  
A1  
A2  
A3  
VDD  
• DLL aligns DQ and DQS transitions with CK  
A5  
A4  
VSS  
transitions  
• Commands entered on each positive CK edge; data  
and data mask referenced to both edges of DQS  
(Top view)  
• Data mask (DM) for write data  
• Auto precharge option for each burst access  
• SSTL_2 compatible I/O  
• Programmable burst length (BL): 2, 4, 8  
• Programmable /CAS latency (CL): 3  
• Programmable output driver strength: normal/weak  
• Refresh cycles: 8192 refresh cycles/64ms  
7.8µs maximum average periodic refresh interval  
• 2 variations of refresh  
Auto refresh  
Self refresh  
• TSOP (II) package with lead free solder (Sn-Bi)  
RoHS compliant  
A0 to A12  
BA0, BA1  
Address input  
Bank select address  
DQ0 to DQ15 Data-input/output  
UDQS/LDQS Input and output data strobe  
/CS  
/RAS  
/CAS  
/WE  
UDM/LDM  
CK  
Chip select  
Row address strobe command  
Column address strobe command  
Write enable  
Input mask  
Clock input  
/CK  
CKE  
Differential clock input  
Clock enable  
VREF  
VDD  
VSS  
VDDQ  
VSSQ  
NC  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
Document No. E0638E20 (Ver. 2.0)  
Date Published September 2005 (K) Japan  
Printed in Japan  
URL: http://www.elpida.com  
Elpida Memory, Inc. 2005  
1234567...48

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与EDD2516AKTA-5-E相关器件

型号 品牌 获取价格 描述 数据表
EDD2516AKTA-6B ELPIDA

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 		256M bits DDR SDRAM
EDD2516AKTA-6B-E ELPIDA

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 		256M bits DDR SDRAM (16M words x 16 bits)
EDD2516AKTA-6BLI ELPIDA

获取价格

 		256M bits DDR SDRAM WTR (Wide Temperature Range)
EDD2516AKTA-6BLI-E ELPIDA

获取价格

 		DDR DRAM, 16MX16, 0.7ns, CMOS, PDSO66, PLASTIC, TSOP2-66
EDD2516AKTA-6BTI ELPIDA

获取价格

 		256M bits DDR SDRAM WTR (Wide Temperature Range)
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EDD2516AKTA-7A ELPIDA

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 		256M bits DDR SDRAM
EDD2516AKTA-7A-E ELPIDA

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 		256M bits DDR SDRAM (16M words x 16 bits)
EDD2516AKTA-7B ELPIDA

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 		256M bits DDR SDRAM
EDD2516AKTA-7B-E ELPIDA

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 		256M bits DDR SDRAM (16M words x 16 bits)

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