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Datasheet > 暂无类别数据> EDD2508AMTA-5B-E
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EDD2508AMTA-5B-E

更新时间： 2024-11-07 06:55:55
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尔必达 - ELPIDA 动态存储器双倍数据速率
页数 文件大小 规格书
33页 370K
描述
256M bits DDR SDRAM

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EDD2508AMTA-5B-E 数据手册

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DATA SHEET  
256M bits DDR SDRAM  
EDD2508AMTA-5B-E (32M words × 8 bits, DDR400)  
Description  
Pin Configurations  
The EDD2508AMTA is a 256M bits Double Data Rate  
(DDR) SDRAM organized as 8,388,608 words × 8 bits  
× 4 banks. Read and write operations are performed at  
the cross points of the CK and the /CK. This high-  
speed data transfer is realized by the 2 bits prefetch-  
pipelined architecture. Data strobe (DQS) both for  
read and write are available for high speed and reliable  
data bus design. By setting extended mode resister,  
the on-chip Delay Locked Loop (DLL) can be set  
enable or disable. They are packaged in standard 66-  
pin plastic TSOP (II).  
/xxx indicates active low signal.  
66-pin Plastic TSOP(II)  
VDD  
DQ0  
VDDQ  
NC  
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
VSS  
DQ7  
VSSQ  
NC  
DQ6  
VDDQ  
NC  
DQ5  
VSSQ  
NC  
DQ4  
VDDQ  
NC  
1
2
3
4
DQ1  
VSSQ  
NC  
5
6
7
DQ2  
VDDQ  
NC  
DQ3  
VSSQ  
NC  
NC  
VDDQ  
NC  
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
Features  
NC  
VSSQ  
DQS  
NC  
VREF  
VSS  
DM  
• Power supply: VDD, VDDQ = 2.6V ± 0.1V  
• Data rate: 400Mbps (max.)  
• Double Data Rate architecture; two data transfers per  
clock cycle  
NC  
VDD  
NC  
NC  
/WE  
/CAS  
/RAS  
/CS  
NC  
BA0  
BA1  
/CK  
CK  
• Bi-directional data strobe (DQS) is transmitted  
/received with data for capturing data at the receiver  
CKE  
NC  
A12  
A11  
A9  
• Data inputs, outputs, and DM are synchronized with  
DQS  
• 4 internal banks for concurrent operation  
• DQS is edge aligned with data for READs; center  
aligned with data for WRITEs  
A10(AP) 28  
A0 29  
A1 30  
A2 31  
A3 32  
VDD 33  
39 A8  
38 A7  
37 A6  
36 A5  
35 A4  
34 VSS  
• Differential clock inputs (CK and /CK)  
• DLL aligns DQ and DQS transitions with CK  
transitions  
(Top view)  
• Commands entered on each positive CK edge; data  
and data mask referenced to both edges of DQS  
A0 to A12  
BA0, BA1  
DQ0 to DQ7  
DQS  
Address input  
Bank select address  
Data-input/output  
Input and output data strobe  
Chip select  
• Data mask (DM) for write data  
• Auto precharge option for each burst access  
• SSTL_2 compatible I/O  
/CS  
/RAS  
/CAS  
/WE  
DM  
CK  
/CK  
CKE  
VREF  
VDD  
VSS  
Row address strobe command  
Column address strobe command  
Write enable  
Input mask  
Clock input  
• Programmable burst length (BL): 2, 4, 8  
• Programmable /CAS latency (CL): 3  
• Programmable output driver strength: normal/weak  
• Refresh cycles: 8192 refresh cycles/64ms  
⎯ 7.8μs maximum average periodic refresh interval  
• 2 variations of refresh  
⎯ Auto refresh  
⎯ Self refresh  
• TSOP (II) package with lead free solder (Sn-Bi)  
Differential clock input  
Clock enable  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
VDDQ  
VSSQ  
NC  
⎯
RoHS compliant  
Document No. E0750E10 (Ver. 1.0)  
Date Published June 2005 (K) Japan  
Printed in Japan  
This product became EOL in March, 2007.  
URL: http://www.elpida.com  
©Elpida Memory, Inc. 2005  
1234567...33

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型号 品牌 获取价格 描述 数据表
EDD2508AMTA-5C ELPIDA

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