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EDD2508AJTA-7B PDF预览

EDD2508AJTA-7B

更新时间： 2024-11-07 06:55:55
品牌 Logo 应用领域
尔必达 - ELPIDA 存储内存集成电路光电二极管动态存储器双倍数据速率
页数 文件大小 规格书
50页 490K
描述
256M bits DDR SDRAM

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EDD2508AJTA-7B 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSSOP,针数：66
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.24风险等级：5.27
Is Samacsys：N访问模式：FOUR BANK PAGE BURST
最长访问时间：0.75 ns其他特性：AUTO/SELF REFRESH
JESD-30 代码：R-PDSO-G66长度：22.22 mm
内存密度：268435456 bit内存集成电路类型：DDR DRAM
内存宽度：8湿度敏感等级：1
功能数量：1端口数量：1
端子数量：66字数：33554432 words
字数代码：32000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：32MX8封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：225
认证状态：Not Qualified座面最大高度：1.2 mm
自我刷新：YES最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：2.3 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10.16 mm
Base Number Matches：1

EDD2508AJTA-7B 数据手册

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PRELIMINARY DATA SHEET  
256M bits DDR SDRAM  
EDD2504AJTA (64M words × 4 bits)  
EDD2508AJTA (32M words × 8 bits)  
Pin Configurations  
Description  
The EDD2504AJ is a 256M bits Double Data Rate  
(DDR) SDRAM organized as 16,777,216 words × 4 bits  
× 4 banks. The EDD2508AJ is a 256M bits DDR  
SDRAM organized as 8,388,608 words × 8 bits × 4  
banks. Read and write operations are performed at the  
cross points of the CK and the /CK. This high-speed  
data transfer is realized by the 2 bits prefetch-pipelined  
architecture. Data strobe (DQS) both for read and  
write are available for high speed and reliable data bus  
design. By setting extended mode resistor, the on-chip  
Delay Locked Loop (DLL) can be set enable or disable.  
/xxx indicates active low signal.  
66-pin Plastic TSOP(II)  
VDD  
NC  
VDD  
DQ0  
VSS VSS  
DQ7 NC  
VSSQ VSSQ  
1
2
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
VDDQ VDDQ  
3
NC  
NC  
NC  
NC  
4
DQ0  
DQ1  
DQ6 DQ3  
VDDQ VDDQ  
5
VSSQ VSSQ  
6
NC  
NC  
NC  
DQ2  
NC  
NC  
7
8
DQ5 NC  
VSSQ VSSQ  
VDDQ VDDQ  
9
NC  
DQ1  
VSSQ VSSQ  
NC  
NC  
VDDQ VDDQ  
NC  
NC  
VDD  
NC  
NC  
/WE  
/CAS  
/RAS  
/CS  
NC  
BA0  
BA1  
NC  
DQ3  
NC  
NC  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
DQ4 DQ2  
VDDQ VDDQ  
They are packaged in standard 66-pin plastic TSOP  
(II).  
NC  
NC  
NC  
NC  
NC  
NC  
VSSQ VSSQ  
DQS DQS  
Features  
NC  
NC  
VDD  
NC  
NC  
NC  
• 2.5 V power supply: VDDQ = 2.5V ± 0.2V  
: VDD = 2.5V ± 0.2V  
• Data rate: 333Mbps/266Mbps (max.)  
• Double Data Rate architecture; two data transfers per  
clock cycle  
VREF VREF  
VSS VSS  
NC  
DM  
/CK  
CK  
DM  
/CK  
CK  
/WE  
/CAS  
/RAS  
/CS  
NC  
BA0  
BA1  
CKE CKE  
NC  
A12  
A11  
A9  
NC  
A12  
A11  
A9  
• Bi-directional, data strobe (DQS) is transmitted  
/received with data, to be used in capturing data at  
the receiver  
A10(AP) A10(AP) 28  
39 A8  
38 A7  
37 A6  
36 A5  
35 A4  
A8  
A7  
A6  
A5  
• Data inputs, outputs, and DM are synchronized with  
DQS  
A0  
A1  
A2  
A3  
VDD  
A0 29  
A1 30  
A2 31  
A3 32  
VDD 33  
• 4 internal banks for concurrent operation  
• DQS is edge aligned with data for READs; center  
aligned with data for WRITEs  
A4  
34 VSS VSS  
X 8  
• Differential clock inputs (CK and /CK)  
X 4  
• DLL aligns DQ and DQS transitions with CK  
(Top view)  
transitions  
A0 to A12  
BA0, BA1  
DQ0 to DQ7  
DQS  
Address input  
Bank select address  
Data-input/output  
Input and output data strobe  
Chip select  
Row address strobe command  
Column address strobe command  
Write enable  
Input mask  
Clock input  
Differential clock input  
Clock enable  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
• Commands entered on each positive CK edge; data  
and data mask referenced to both edges of DQS  
• Data mask (DM) for write data  
• Auto precharge option for each burst access  
• 2.5 V (SSTL_2 compatible) I/O  
• Programmable burst length (BL): 2, 4, 8  
• Programmable /CAS latency (CL): 2, 2.5  
• Refresh cycles: 8192 refresh cycles/64ms  
⎯ 7.8μs maximum average periodic refresh interval  
• 2 variations of refresh  
/CS  
/RAS  
/CAS  
/WE  
DM  
CK  
/CK  
CKE  
VREF  
VDD  
VSS  
VDDQ  
VSSQ  
NC  
⎯ Auto refresh  
⎯ Self refresh  
Document No. E0145E50 (Ver. 5.0)  
This product became EOL in April, 2007.  
Date Published November 2002 (K) Japan  
URL: http://www.elpida.com  
©Elpida Memory, Inc. 2001-2002  
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与EDD2508AJTA-7B相关器件

型号 品牌 获取价格 描述 数据表
EDD2508AKTA ELPIDA

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 		256M bits DDR SDRAM
EDD2508AKTA-5 ELPIDA

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 		256M bits DDR SDRAM (32M words x 8 bits, DDR400)
EDD2508AKTA-5B ELPIDA

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 		256M bits DDR SDRAM (32M words x 8 bits, DDR400)
EDD2508AKTA-5B-E ELPIDA

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 		256M bits DDR SDRAM (32M words x 8 bits, DDR400)
EDD2508AKTA-5C ELPIDA

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 		256M bits DDR SDRAM (32M words x 8 bits, DDR400)
EDD2508AKTA-6B ELPIDA

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 		256M bits DDR SDRAM
EDD2508AKTA-6B-E ELPIDA

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 		256M bits DDR SDRAM
EDD2508AKTA-6BLI ELPIDA

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 		256M bits DDR SDRAM WTR (Wide Temperature Range)

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