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EDD1216AATA

更新时间： 2024-09-16 22:30:39
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尔必达 - ELPIDA 动态存储器双倍数据速率
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49页 551K
描述
128M bits DDR SDRAM (8M words x 16 bits)

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EDD1216AATA 数据手册

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DATA SHEET  
128M bits DDR SDRAM  
EDD1216AATA (8M words × 16 bits)  
Description  
Pin Configurations  
The EDD1216AATA is a 128M bits Double Data Rate  
(DDR) SDRAM organized as 2,097,154 words × 16 bits  
× 4 banks. Read and write operations are performed at  
the cross points of the CK and the /CK. This high-  
speed data transfer is realized by the 2 bits prefetch-  
pipelined architecture. Data strobe (DQS) both for  
read and write are available for high speed and reliable  
data bus design. By setting extended mode register,  
the on-chip Delay Locked Loop (DLL) can be set  
enable or disable. It is packaged in 66-pin plastic  
TSOP (II).  
/xxx indicates active low signal.  
66-pin Plastic TSOP(II)  
VDD  
DQ0  
VDDQ  
DQ1  
DQ2  
VSSQ  
DQ3  
DQ4  
VDDQ  
DQ5  
DQ6  
VSSQ  
DQ7  
NC  
VSS  
1
2
3
4
5
6
7
8
66  
65  
64  
63  
62  
61  
60  
59  
58  
57  
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
DQ15  
VSSQ  
DQ14  
DQ13  
VDDQ  
DQ12  
DQ11  
VSSQ  
DQ10  
DQ9  
VDDQ  
DQ8  
NC  
VSSQ  
UDQS  
NC  
VREF  
VSS  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
Features  
• Power supply : VDD ,VDDQ = 2.5V ± 0.2V  
• Data rate: 333Mbps/266Mbps (max.)  
VDDQ  
LDQS  
NC  
VDD  
NC  
• Double Data Rate architecture; two data transfers per  
clock cycle  
• Bi-directional, data strobe (DQS) is transmitted  
/received with data, to be used in capturing data at  
the receiver  
LDM  
/WE  
UDM  
/CK  
45 CK  
/CAS 22  
/RAS  
/CS  
NC  
BA0  
BA1  
A10(AP)  
A0  
CKE  
23  
24  
25  
26  
27  
28  
29  
30  
31  
32  
33  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
• Data inputs, outputs, and DM are synchronized with  
NC  
NC  
A11  
A9  
A8  
A7  
A6  
A5  
A4  
VSS  
DQS  
• 4 internal banks for concurrent operation  
• DQS is edge aligned with data for READs; center  
aligned with data for WRITEs  
A1  
A2  
A3  
VDD  
• Differential clock inputs (CK and /CK)  
• DLL aligns DQ and DQS transitions with CK  
transitions  
• Commands entered on each positive CK edge; data  
(Top view)  
and data mask referenced to both edges of DQS  
• Data mask (DM) for write data  
• Auto precharge option for each burst access  
• SSTL_2 compatible I/O  
A0 to A11  
BA0, BA1  
Address input  
Bank select address  
DQ0 to DQ15 Data-input/output  
UDQS/LDQS Input and output data strobe  
• Programmable burst length (BL): 2, 4, 8  
• Programmable /CAS latency (CL): 2, 2.5  
• Programmable output driver strength: normal/weak  
• Refresh cycles: 4096 refresh cycles/64ms  
15.6µs maximum average periodic refresh interval  
• 2 variations of refresh  
Auto refresh  
Self refresh  
• TSOP (II) package with lead free solder (Sn-Bi)  
RoHS compliant  
/CS  
Chip select  
/RAS  
/CAS  
/WE  
UDM/LDM  
CK  
Row address strobe command  
Column address strobe command  
Write enable  
Input mask  
Clock input  
/CK  
CKE  
Differential clock input  
Clock enable  
VREF  
VDD  
VSS  
VDDQ  
VSSQ  
NC  
Input reference voltage  
Power for internal circuit  
Ground for internal circuit  
Power for DQ circuit  
Ground for DQ circuit  
No connection  
Document No. E0444E40 (Ver. 4.0)  
Date Published October 2005 (K) Japan  
Printed in Japan  
URL: http://www.elpida.com  
Elpida Memory, Inc. 2003-2005  
1234567...49

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与EDD1216AATA相关器件

型号 品牌 获取价格 描述 数据表
EDD1216AATA-5 ELPIDA

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 		128M bits DDR SDRAM (8M words x 16 bits, DDR400)
EDD1216AATA-5B-E ELPIDA

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 		128M bits DDR SDRAM (8M words x 16 bits, DDR400)
EDD1216AATA-5C-E ELPIDA

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 		128M bits DDR SDRAM (8M words x 16 bits, DDR400)
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 		128M bits DDR SDRAM (8M words x 16 bits)
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