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EDD1204ALTA-75

更新时间： 2024-01-25 06:20:42

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尔必达 - ELPIDA		存储内存集成电路光电二极管动态存储器双倍数据速率时钟
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描述
128 M-bit Synchronous DRAM with Double Data Rate (4-bank, SSTL_2)

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EDD1204ALTA-75 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSOP2	包装说明：	TSOP2, TSSOP66,.46
针数：	66	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.02
风险等级：	5.92	Is Samacsys：	N
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	0.75 ns
其他特性：	AUTO/SELF REFRESH	最大时钟频率 (fCLK)：	133 MHz
I/O 类型：	COMMON	交错的突发长度：	2,4,8
JESD-30 代码：	R-PDSO-G66	JESD-609代码：	e0
长度：	22.22 mm	内存密度：	134217728 bit
内存集成电路类型：	DDR DRAM	内存宽度：	4
功能数量：	1	端口数量：	1
端子数量：	66	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32MX4	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSSOP66,.46	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2.5 V	认证状态：	Not Qualified
刷新周期：	4096	座面最大高度：	1.2 mm
自我刷新：	YES	连续突发长度：	2,4,8
最大待机电流：	0.002 A	子类别：	DRAMs
最大压摆率：	0.25 mA	最大供电电压 (Vsup)：	2.7 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10.16 mm	Base Number Matches：	1

EDD1204ALTA-75 数据手册

PRELIMINARY DATA SHEET

MOS INTEGRATED CIRCUIT

EDD1204ALTA, EDD1208ALTA, EDD1216ALTA

128 M-bit Synchronous DRAM with Double Data Rate

(4-bank, SSTL_2)

Description

The EDD1204ALTA, EDD1208ALTA, EDD1216ALTA are high-speed 134,217,728 bits synchronous dynamic

random-access memories, organized as 8,388,608x4x4, 4,194,304x8x4, 2,097,152x16x4 (word x bit x bank),

respectively.

The synchronous DRAMs use Double Data Rate (DDR) where data bandwidth is twice of regular synchronous

DRAM.

The synchronous DRAM is compatible with SSTL_2 (Stub Series terminated Logic for 2.5 V).

The synchronous DRAM is packaged in 66-pin Plastic TSOP (II).

Features

• Fully Synchronous Dynamic RAM with all input signals except DM, DQS and DQ referenced to a positive clock edge

• Double Data Rate interface

Differential CLK (/CLK) input

Data inputs and DM are synchronized with both edges of DQS

Data outputs and DQS are synchronized with a cross point of CLK and /CLK

• Quad internal banks operation

• Possible to assert random column address in every clock cycle

• Programmable Mode register set

/CAS latency (2, 2.5)

Burst length (2, 4, 8)

Wrap sequence (Sequential / Interleave)

• Automatic precharge and controlled precharge

• CBR (Auto) refresh and self refresh

• x4, x8, x16 organization

• Byte write control (x4, x8) by DM

• Byte write control (x16) by LDM and UDM

• 2.5 V ± 0.2 V Power supply for V^DD

• 2.5 V ± 0.2 V Power supply for V^DDQ

• Maximum clock frequency up to 133 MHz

• SSTL_2 compatible with all signals

• 4,096 refresh cycles/64 ms

• 66-pin Plastic TSOP (II) (10.16 mm (400))

• Burst termination by Precharge command and Burst stop command

The information in this document is subject to change without notice. Before using this document, please

confirm that this is the latest version.

Not all devices/types available in every country. Please check with local Elpida Memory, Inc. for

availability and additional information.

Document No. E0136E30 (Ver. 3.0)

Date Published October 2001 (K)

Printed in Japan

Elpida Memory, Inc. is a joint venture DRAM company of NEC Corporation and Hitachi, Ltd.

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