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EBE41AF4A1QB-6E-E

更新时间： 2024-09-17 06:55:27

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尔必达 - ELPIDA		存储内存集成电路动态存储器双倍数据速率
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27页	231K
描述
4GB VLP Registered DDR2 SDRAM DIMM

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EBE41AF4A1QB-6E-E 技术参数

生命周期：	Obsolete	零件包装代码：	DIMM
包装说明：	DIMM,	针数：	240
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.36	风险等级：	5.84
Is Samacsys：	N	访问模式：	DUAL BANK PAGE BURST
最长访问时间：	0.45 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-XDMA-N240	JESD-609代码：	e4
内存密度：	38654705664 bit	内存集成电路类型：	DDR DRAM MODULE
内存宽度：	72	功能数量：	1
端口数量：	1	端子数量：	240
字数：	536870912 words	字数代码：	512000000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	512MX72
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
认证状态：	Not Qualified	自我刷新：	YES
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	NO
技术：	CMOS	温度等级：	OTHER
端子面层：	GOLD	端子形式：	NO LEAD
端子位置：	DUAL	Base Number Matches：	1

EBE41AF4A1QB-6E-E 数据手册

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PRELIMINARY DATA SHEET

4GB VLP Registered DDR2 SDRAM DIMM

EBE41AF4A1QB (512M words × 72 bits, 2 Ranks)

Specifications

Features

• Density: 4GB

• Double-data-rate architecture; two data transfers per

clock cycle

• Organization

• The high-speed data transfer is realized by the 4 bits

prefetch pipelined architecture

512M words × 72 bits, 2 ranks

• Mounting 18 pieces of 2G bits DDR2 SDRAM with

DDP (FBGA)

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

DDP: 2 pieces of 1Gb chips sealed in one package

• Package: 240-pin very low profile registered

dual in line memory module (VLP RDIMM)

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

PCB height: 18.3mm

• Differential clock inputs (CK and /CK)

Lead pitch: 1.0mm

• DLL aligns DQ and DQS transitions with CK

transitions

Lead-free (RoHS compliant)

• Power supply: VDD = 1.8V ± 0.1V

• Data rate: 800Mbps/667Mbps (max.)

• Commands entered on each positive CK edge; data

referenced to both edges of DQS

• Posted /CAS by programmable additive latency for

• Eight internal banks for concurrent operation

better command and data bus efficiency

(components)

• Off-Chip-Driver Impedance Adjustment and On-Die-

• Interface: SSTL_18

Termination for better signal quality

• Burst lengths (BL): 4, 8

• /CAS Latency (CL): 3, 4, 5, 6

• /DQS can be disabled for single-ended Data Strobe

operation

• Precharge: auto precharge option for each burst

access

• 1 piece of PLL clock driver, 2 pieces of register driver

and 1 piece of serial EEPROM (2K bits EEPROM) for

Presence Detect (PD)

• Refresh: auto-refresh, self-refresh

• Refresh cycles: 8192 cycles/64ms

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

TC = 0°C to +95°C

Document No. E1246E10 (Ver. 1.0)

Date Published February 2008 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2008

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