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EBE25UD6ABFA-4A-E

更新时间： 2024-11-09 06:55:27

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尔必达 - ELPIDA		动态存储器双倍数据速率
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22页	214K
描述
256MB Unbuffered DDR2 SDRAM DIMM

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EBE25UD6ABFA-4A-E 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM,
针数：	240	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	访问模式：	SINGLE BANK PAGE BURST
最长访问时间：	0.6 ns	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-XDMA-N240	内存密度：	2147483648 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	64
功能数量：	1	端口数量：	1
端子数量：	240	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	32MX64	封装主体材料：	UNSPECIFIED
封装代码：	DIMM	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	自我刷新：	YES
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	NO
技术：	CMOS	温度等级：	OTHER
端子形式：	NO LEAD	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

EBE25UD6ABFA-4A-E 数据手册

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PRELIMINARY DATA SHEET

256MB Unbuffered DDR2 SDRAM DIMM

EBE25UD6ABFA (32M words × 64 bits, 1 Rank)

Description

Features

The EBE25UD6ABFA is 32M words × 64 bits, 1 rank

DDR2 SDRAM unbuffered module, mounting 4 pieces

of 512M bits DDR2 SDRAM sealed in FBGA package.

Read and write operations are performed at the cross

points of the CK and the /CK. This high-speed data

transfer is realized by the 4 bits prefetch-pipelined

architecture. Data strobe (DQS and /DQS) both for

read and write are available for high speed and reliable

data bus design. By setting extended mode register,

the on-chip Delay Locked Loop (DLL) can be set

enable or disable. This module provides high density

mounting without utilizing surface mount technology.

Decoupling capacitors are mounted beside each FBGA

on the module board.

• 240-pin socket type dual in line memory module

(DIMM)

PCB height: 30.0mm

Lead pitch: 1.0mm

Lead-free

• 1.8V power supply

• Data rate: 533Mbps/400Mbps (max.)

• 1.8V (SSTL_18 compatible) I/O

• Double-data-rate architecture: two data transfers per

clock cycle

• Bi-directional, differential data strobe (DQS and

/DQS) is transmitted/received with data, to be used in

capturing data at the receiver

• DQS is edge aligned with data for READs: center-

aligned with data for WRITEs

Note: Do not push the components or drop the

modules in order to avoid mechanical defects,

which may result in electrical defects.

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge: data

and data mask referenced to both edges of DQS

• Four internal banks for concurrent operation

(components)

• Data mask (DM) for write data

• Burst lengths: 4, 8

• /CAS Latency (CL): 3, 4, 5

• Auto precharge operation for each burst access

• Auto refresh and self refresh modes

• 7.8µs average periodic refresh interval

• Posted CAS by programmable additive latency for

better command and data bus efficiency

• Off-Chip-Driver Impedance Adjustment and On-Die-

Termination for better signal quality

• /DQS can be disabled for single-ended Data Strobe

operation

Document No. E0534E11 (Ver. 1.1)

Date Published February 2006 (K) Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2004-2006

12 3 4 5 6 7...22

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