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EBE10RD4ABFA-4A

更新时间： 2024-01-05 10:05:24

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尔必达 - ELPIDA		时钟动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
22页	171K
描述
DDR DRAM Module, 128MX72, 0.6ns, CMOS, DIMM-240

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EBE10RD4ABFA-4A 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM240,40
针数：	240	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.92	访问模式：	SINGLE BANK PAGE BURST
最长访问时间：	0.6 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	200 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N240	内存密度：	9663676416 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	72
功能数量：	1	端口数量：	1
端子数量：	240	字数：	134217728 words
字数代码：	128000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	128MX72	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装等效代码：	DIMM240,40	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	235
电源：	1.8 V	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
子类别：	DRAMs	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	NO LEAD
端子节距：	1 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	Base Number Matches：	1

EBE10RD4ABFA-4A 数据手册

PRELIMINARY DATA SHEET

1GB Registered DDR2 SDRAM DIMM

EBE10RD4ABFA (128M words × 72 bits, 1 Rank)

Description

Features

The EBE10RD4ABFA is a 128M words × 72 bits, 1

rank DDR2 SDRAM Module, mounting 18 pieces of

DDR2 SDRAM sealed in FBGA (µBGA^) package.

Read and write operations are performed at the cross

points of the CK and the /CK. This high-speed data

transfer is realized by the 4bits prefetch-pipelined

architecture. Data strobe (DQS and /DQS) both for

read and write are available for high speed and reliable

data bus design. By setting extended mode register,

the on-chip Delay Locked Loop (DLL) can be set

enable or disable. This module provides high density

mounting without utilizing surface mount technology.

Decoupling capacitors are mounted beside each FBGA

(µBGA) on the module board.

• 240-pin socket type dual in line memory module

(DIMM)

PCB height: 30.0mm

Lead pitch: 1.0mm

• 1.8V power supply

• Data rate: 533Mbps/400Mbps (max.)

• 1.8 V (SSTL_18 compatible) I/O

• Double-data-rate architecture: two data transfers per

clock cycle

• Bi-directional, data strobe (DQS and /DQS) is

transmitted /received with data, to be used in

capturing data at the receiver

• DQS is edge aligned with data for READs; center

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

Note: Do not push the components or drop the

modules in order to avoid mechanical defects,

which may result in electrical defects.

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge; data

referenced to both edges of DQS

• Four internal banks for concurrent operation

(Component)

• Burst length: 4, 8

• /CAS latency (CL): 3, 4, 5

• Auto precharge option for each burst access

• Auto refresh and self refresh modes

• 7.8µs average periodic refresh interval

• Posted CAS by programmable additive latency for

better command and data bus efficiency

• Off-Chip-Driver Impedance Adjustment and On-Die-

Termination for better signal quality

• /DQS can be disabled for single-ended Data Strobe

operation

• 1 piece of PLL clock driver, 2 pieces of register driver

and 1 piece of serial EEPROM (2k bits EEPROM) for

Presence Detect (PD)

Document No. E0366E50 (Ver. 5.0)

Date Published November 2003 (K) Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2003

12 3 4 5 6 7...22

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