EBD52RC8AKFA-6B

更新时间： 2024-01-10 19:41:45

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尔必达 - ELPIDA		动态存储器双倍数据速率
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描述
512MB Registered DDR SDRAM DIMM

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EBD52RC8AKFA-6B 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM184
针数：	184	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.92	访问模式：	DUAL BANK PAGE BURST
最长访问时间：	0.7 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	166 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N184	JESD-609代码：	e0
内存密度：	4831838208 bit	内存集成电路类型：	DDR DRAM MODULE
内存宽度：	72	功能数量：	1
端口数量：	1	端子数量：	184
字数：	67108864 words	字数代码：	64000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	64MX72
输出特性：	3-STATE	封装主体材料：	UNSPECIFIED
封装代码：	DIMM	封装等效代码：	DIMM184
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：	235	电源：	2.5 V
认证状态：	Not Qualified	刷新周期：	8192
自我刷新：	YES	子类别：	DRAMs
最大压摆率：	3.77 mA	最大供电电压 (Vsup)：	2.7 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
Base Number Matches：	1

EBD52RC8AKFA-6B 数据手册

PRELIMINARY DATA SHEET

512MB Registered DDR SDRAM DIMM

EBD52RC8AKFA (64M words × 72 bits, 2 Ranks)

Description

Features

The EBD52RC8AKFA is a 64M words × 72 bits, 2

ranks Double Data Rate (DDR) SDRAM Module,

mounting 18 pieces of DDR SDRAM sealed in TSOP

package. Read and write operations are performed at

the cross points of the CK and the /CK. This high-

speed data transfer is realized by the 2-bit prefetch-

pipelined architecture. Data strobe (DQS) both for read

and write are available for high speed and reliable data

bus design. By setting extended mode register, the on-

chip Delay Locked Loop (DLL) can be set enable or

disable. This module provides high density mounting

without utilizing surface mount technology. Decoupling

capacitors are mounted beside each TSOP on the

module board.

• 184-pin socket type dual in line memory module

(DIMM)

PCB height: 30.48mm

Lead pitch: 1.27mm

• 2.5V power supply

• Data rate: 333Mbps (max.)

• 2.5 V (SSTL_2 compatible) I/O

• Double Data Rate architecture; two data transfers per

clock cycle

• Bi-directional, data strobe (DQS) is transmitted

/received with data, to be used in capturing data at

the receiver

• Data inputs and outputs are synchronized with DQS

• 4 internal banks for concurrent operation

(Component)

• DQS is edge aligned with data for READs; center

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge; data

referenced to both edges of DQS

• Data mask (DM) for write data

• Auto precharge option for each burst access

• Programmable burst length: 2, 4, 8

• Programmable /CAS latency (CL): 2, 2.5

• Refresh cycles: (8192 refresh cycles /64ms)

7.8µs maximum average periodic refresh interval

• 2 variations of refresh

Auto refresh

Self refresh

• 1 piece of PLL clock driver, 1 piece of register driver

and 1 piece of serial EEPROM (2k bits EEPROM) for

Presence Detect (PD)

Document No. E0375E10 (Ver. 1.0)

Date Published April 2003 (K) Japan

URL: http://www.elpida.com

Elpida Memory,Inc. 2003

12 3 4 5 6 7...18

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