Datasheet > DSP56303VL100R2

DSP56303VL100R2

更新时间： 2024-02-06 11:54:34

品牌	Logo	应用领域
恩智浦 - NXP		时钟外围集成电路
页数	文件大小	规格书
108页	1898K
描述
24-BIT, 100 MHz, OTHER DSP, PBGA196, MOLDED ARRAY PROCESS, BGA-196

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DSP56303VL100R2 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	MOLDED ARRAY PROCESS, BGA-196
针数：	196	Reach Compliance Code：	unknown
ECCN代码：	3A991	HTS代码：	8542.31.00.01
风险等级：	5.16	地址总线宽度：	18
桶式移位器：	YES	边界扫描：	YES
最大时钟频率：	100 MHz	外部数据总线宽度：	24
格式：	FIXED POINT	内部总线架构：	MULTIPLE
JESD-30 代码：	S-PBGA-B196	JESD-609代码：	e1
长度：	15 mm	低功率模式：	YES
湿度敏感等级：	3	端子数量：	196
封装主体材料：	PLASTIC/EPOXY	封装代码：	LBGA
封装形状：	SQUARE	封装形式：	GRID ARRAY, LOW PROFILE
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	15 mm
uPs/uCs/外围集成电路类型：	DIGITAL SIGNAL PROCESSOR, OTHER	Base Number Matches：	1

DSP56303VL100R2 数据手册

DSP56303

Rev. 11, 2/2005

Freescale Semiconductor

Technical Data

DSP56303

24-Bit Digital Signal Processor

Memory Expansion Area

The DSP56303 is intended

for use in telecommunication

applications, such as multi-

line voice/data/ fax

Triple

Timer

X Data

RAM

Y Data

RAM

PrograM

RAM

HI08

ESSI

SCI

2048 × 24

4096 × 24

bits

(default)

processing, video

Peripheral

Expansion Area

conferencing, audio

applications, control, and

general digital signal

processing.

YAB

Address

External

XAB

PAB

DAB

Generation

Unit

Address

Bus

Address

Switch

Six-Channel

DMA Unit

External

Bus

24-Bit

Interface

and Inst.

Cache

Bootstrap

ROM

DSP56300

Core

Control

DDB

YDB

XDB

PDB

GDB

External

Data Bus

Switch

Internal

Data

Bus

What’s New?

Rev. 11 includes the following

changes:

Data

Switch

•

Adds lead-free packaging and

part numbers.

Power

EXTAL

XTAL

Management

Clock

Generator

Data ALU

Program

Interrupt

Controller

Program

Decode

Program

Address

Generator

→

24 × 24 56 56-bit MAC

Two 56-bit Accumulators

56-bit Barrel Shifter

JTAG

PLL

Controller

OnCE™

MODA/IRQA

MODB/IRQB

MODC/IRQC

MODD/IRQD

RESET

PINIT/NMI

Figure 1. DSP56303 Block Diagram

The DSP56303 is a member of the DSP56300 core family of programmable CMOS DSPs. Significant architectural

features of the DSP56300 core family include a barrel shifter, 24-bit addressing, instruction cache, and DMA. The

DSP56303 offers 100 MMACS using an internal 100 MHz clock at 3.0–3.6 volts. The DSP56300 core family

offers a rich instruction set and low power dissipation, as well as increasing levels of speed and power to enable

wireless, telecommunications, and multimedia products.

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