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DS99R105VSX

更新时间： 2024-02-08 07:07:58

品牌	Logo	应用领域
美国国家半导体 - NSC		/
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24页	922K
描述
3-40MHz DC-Balanced 24-Bit LVDS Serializer and Deserializer

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DS99R105VSX 技术参数

是否Rohs认证：	符合	生命周期：	Transferred
包装说明：	TFQFP, TQFP48,.35SQ	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.62	差分输出：	YES
驱动器位数：	1	输入特性：	DIFFERENTIAL
接口集成电路类型：	LINE TRANSCEIVER	接口标准：	GENERAL PURPOSE
JESD-30 代码：	S-PQFP-G48	JESD-609代码：	e3
长度：	7 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	48
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFQFP
封装等效代码：	TQFP48,.35SQ	封装形状：	SQUARE
封装形式：	FLATPACK, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
最大接收延迟：		接收器位数：	1
座面最大高度：	1.2 mm	子类别：	Line Driver or Receivers
最大压摆率：	95 mA	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	7 mm

DS99R105VSX 数据手册

October 2007

DS99R105/DS99R106

3-40MHz DC-Balanced 24-Bit LVDS Serializer and

Deserializer

General Description

The DS99R105/DS99R106 Chipset translates a 24-bit paral-

lel bus into a fully transparent data/control LVDS serial stream

with embedded clock information. This single serial stream

simplifies transferring a 24-bit bus over PCB traces and cable

by eliminating the skew problems between parallel data and

clock paths. It saves system cost by narrowing data paths that

in turn reduce PCB layers, cable width, and connector size

and pins.

Internal DC Balancing encode/decode – Supports AC-

coupling interface with no external coding required

Individual power-down controls for both Transmitter and

Receiver

Embedded clock CDR (clock and data recovery) on

Receiver and no external source of reference clock

needed

All codes RDL (random data lock) to support live-

pluggable applications

■

LOCK output flag to ensure data integrity at Receiver side

■

The DS99R105/DS99R106 incorporates LVDS signaling on

the high-speed I/O. LVDS provides a low power and low noise

environment for reliably transferring data over a serial trans-

mission path. By optimizing the serializer output edge rate for

the operating frequency range EMI is further reduced.

Balanced T_SETUP/T_HOLDbetween RCLK and RDATA on

Receiver side

PTO (progressive turn-on) LVCMOS outputs to reduce

EMI and minimize SSO effects

All LVCMOS inputs and control pins have internal

pulldown

On-chip filters for PLLs on Transmitter and Receiver

Integrated 100Ω input termination on Receiver

4 mA Receiver output drive

■

In addition the device features pre-emphasis to boost signals

over longer distances using lossy cables. Internal DC bal-

anced encoding/decoding is used to support AC-Coupled

interconnects.

■

Features

48-pin TQFP and 48-pin LLP packages

Pure CMOS .35 μm process

Power supply range 3.3V ± 10%

Temperature range 0°C to +70°C

8 kV HBM ESD tolerance

3 MHz–40 MHz clock embedded and DC-Balancing 24:1

and 1:24 data transmissions

■

Capable to drive shielded twisted-pair cable

■

User selectable clock edge for parallel data on both

Transmitter and Receiver

Block Diagram

20208101

TRI-STATE^®is a registered trademark of National Semiconductor Corporation.

202081

www.national.com

12 3 4 5 6 7...24

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型号	品牌	获取价格	描述	数据表
DS99R106	NSC	获取价格	3-40MHz DC-Balanced 24-Bit LVDS Serializer and Deserializer
DS99R106	TI	获取价格	3MHz 至 40MHz 直流平衡 24 位 LVDS 解串器
DS99R106SQ/NOPB	TI	获取价格	3MHz 至 40MHz 直流平衡 24 位 LVDS 解串器 \| NJU \| 48 \|
DS99R106SQX/NOPB	TI	获取价格	3MHz 至 40MHz 直流平衡 24 位 LVDS 解串器 \| NJU \| 48 \|
DS99R106VS	NSC	获取价格	3-40MHz DC-Balanced 24-Bit LVDS Serializer and Deserializer
DS99R106VS/NOPB	NSC	获取价格	IC LINE TRANSCEIVER, PQFP48, 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, GREEN, TQFP-48, Line Dr
DS99R106VS/NOPB	TI	获取价格	3MHz 至 40MHz 直流平衡 24 位 LVDS 解串器 \| PFB \| 48 \|
DS99R106VSX	NSC	获取价格	3-40MHz DC-Balanced 24-Bit LVDS Serializer and Deserializer
DS99R106VSX/NOPB	NSC	获取价格	IC LINE TRANSCEIVER, PQFP48, 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, GREEN, TQFP-48, Line Dr
DS99R124AQ	TI	获取价格	DS99R124AQ 5 - 43 MHz 18-bit Color FPD-Link II to FPD-Link Converter

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