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DP8440V-40 PDF预览

DP8440V-40

更新时间： 2024-11-23 22:15:07
品牌 Logo 应用领域
美国国家半导体 - NSC 驱动器微控制器和处理器内存控制器外围集成电路动态存储器时钟
页数 文件大小 规格书
46页 643K
描述
microCMOS Programmable 16/64 Mbit Dynamic RAM Controller/Driver

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DP8440V-40 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：QCCJ, LDCC84,1.2SQReach Compliance Code：unknown
风险等级：5.75地址总线宽度：24
边界扫描：NO最大时钟频率：40 MHz
外部数据总线宽度：JESD-30 代码：S-PQCC-J84
JESD-609代码：e0长度：29.3116 mm
低功率模式：NO内存组织：16M X 1
区块数量：4端子数量：84
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC84,1.2SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
座面最大高度：5.08 mm子类别：Memory Controllers
最大压摆率：260 mA最大供电电压：5.25 V
最小供电电压：4.75 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：29.3116 mmuPs/uCs/外围集成电路类型：MEMORY CONTROLLER, DRAM
Base Number Matches：1

DP8440V-40 数据手册

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February 1995  
DP8440-40/DP8440-25/DP8441-40/DP8441-25  
microCMOS Programmable 16/64 Mbit  
Dynamic RAM Controller/Driver  
General Description  
Features  
Y
40 MHz and 25 MHz operation  
The DP8440/41 Dynamic RAM Controllers provide an easy  
interface between dynamic RAM arrays and 8-, 16-, 32- and  
64-bit microprocessors. The DP8440/41 DRAM Controllers  
generate all necessary control and timing signals to suc-  
cessfully interface and design dynamic memory systems.  
With significant enhancements over the DP8420/21/22  
predecessors, the DP8440/41 are suitable for high perform-  
ance memory systems. These controllers support page and  
burst accesses for fast page, static column and nibble  
DRAMs. Refreshes and accesses are arbitrated on chip.  
RAS low time during refresh and RAS precharge time are  
guaranteed by these controllers. Separate precharge coun-  
ters for each RAS output avoid delayed back to back ac-  
cesses due to precharge when using memory interleaving.  
Programmable features make the DP8440/41 DRAM Con-  
trollers flexible enough to fit many memory systems.  
Y
Page detection  
Y
Automatic CPU burst accesses  
Y
Support 1/4/16/64 Mbits DRAMs  
Y
High capacitance drivers for RAS, CAS, WE and Q out-  
puts  
Y
Support for fast page, static column and nibble mode  
DRAMs  
Y
Y
High precision PLL based delay line  
Byte enable for word size up to 32 bits on the DP8440  
or 64 bits on the DP8441  
Y
Y
Y
Y
Y
Y
Automatic Internal Refresh  
Staggered RAS-Only refresh  
Burst and CAS-before-RAS refresh  
Error scrubbing during refresh  
TRI-STATE outputs  
É
Easy interface to all major microprocessors  
Block Diagram  
TL/F/11718–1  
FIGURE 1  
TRI-STATEÉ is a registered trademark of National Semiconductor Corporation.  
C
1995 National Semiconductor Corporation  
TL/F/11718  
RRD-B30M75/Printed in U. S. A.  
1234567...46

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