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Datasheet > 逻辑 > 移位寄存器> DM74LS962N
DM74LS962N PDF预览

DM74LS962N

更新时间： 2024-11-25 23:00:43
品牌 Logo 应用领域
美国国家半导体 - NSC 移位寄存器触发器逻辑集成电路光电二极管
页数 文件大小 规格书
8页 151K
描述
Dual Rank 8-Bit TRI-STATE Shift Register

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DM74LS962N 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：PLASTIC, DIP-18Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.87
Is Samacsys：N其他特性：DUAL RANK SHIFT REGISTER; SUPPORTS PARALLEL TRANSFER & EXCHANGE BETWEEN A & B REGISTERS
计数方向：RIGHT系列：LS
JESD-30 代码：R-PDIP-T18JESD-609代码：e0
长度：21.78 mm负载电容（CL）：15 pF
逻辑集成电路类型：PARALLEL IN PARALLEL OUT最大频率@ Nom-Sup：25000000 Hz
位数：8功能数量：1
端子数量：18最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP18,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：99 mA传播延迟（tpd）：48 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：Shift Registers最大供电电压 (Vsup)：5.25 V
最小供电电压 (Vsup)：4.75 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：TTL
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：25 MHzBase Number Matches：1

DM74LS962N 数据手册

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August 1991  
DM74LS962 (DM86LS62)  
Dual Rank 8-Bit TRI-STATE Shift Register  
É
General Description  
Features  
Y
Registers are edge-triggered by the positive transition  
of the clock  
These circuits are TRI-STATE, edge-triggered, 8-bit I/O reg-  
isters in parallel with 8-bit serial shift registers which are  
capable of operating in any of the following modes: parallel  
load from I/O pins to register ‘‘A’’, parallel transfer down  
from register ‘‘A’’ to serial shift register ‘‘B’’, parallel transfer  
up from shift register ‘‘B’’ to register ‘‘A’’, serial shift of regis-  
ter ‘‘B’’, or exchange data between register ‘‘A’’ and shift  
register ‘‘B’’. Since the registers are edge-triggered by the  
positive transition of the clock, the control lines which deter-  
mine the mode or operation are completely independent of  
the logic level applied to the clock. Designed for bus-orient-  
ed systems, these circuits have their TRI-STATE inputs and  
outputs on the same pins.  
Y
Y
Y
All inputs are PNP transistors  
Input disable dominates over output disable  
Output high impedance state does not impede any oth-  
er mode of operation  
Y
Y
Y
Y
Y
8-bit I/O pins are TRI-STATE buffers  
Typical shift frequency is 36 MHz  
Typical power dissipation is 305 mW  
All control inputs are active when in an ‘‘L’’ logic state  
Devices can be cascaded into N-bit word  
Connection Diagram  
Dual-In-Line Package  
Pin Description  
DIS ÐOutput disable  
O
I ÐSerial input  
S
DIS ÐInput disable  
I
DIS ÐTransfer up disable  
TU  
DIS ÐTransfer down disable  
TD  
DIS ÐShift disable  
S
O ÐSerial output  
S
CLKÐClock  
GNDÐGround  
I/O 1 . . . I/O 8Ð8-bit I/O pins  
V ÐSupply Voltage  
CC  
TL/F/6438–1  
Top View  
Order Number DM74LS962N or DM86LS62N  
See NS Package Number N18A  
TRI-STATEÉ is a registered trademark of National Semiconductor Corporation.  
C
1995 National Semiconductor Corporation  
TL/F/6438  
RRD-B30M105/Printed in U. S. A.  
12345678

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