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DM7474MX

更新时间： 2024-09-25 20:14:23
品牌 Logo 应用领域
德州仪器 - TI 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
6页 108K
描述
TTL/H/L SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, 0.150 INCH, PLASTIC, SOIC-14

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DM7474MX 技术参数

生命周期：Transferred包装说明：SOP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.71Is Samacsys：N
系列：TTL/H/LJESD-30 代码：R-PDSO-G14
长度：8.65 mm负载电容（CL）：15 pF
逻辑集成电路类型：D FLIP-FLOP位数：1
功能数量：2端子数量：14
最高工作温度：70 °C最低工作温度：
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE最大电源电流（ICC）：30 mA
传播延迟（tpd）：40 ns认证状态：Not Qualified
座面最大高度：1.75 mm最大供电电压 (Vsup)：5.25 V
最小供电电压 (Vsup)：4.75 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
触发器类型：POSITIVE EDGE宽度：3.9 mm
最小 fmax：15 MHzBase Number Matches：1

DM7474MX 数据手册

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June 1989  
5474/DM5474/DM7474  
Dual Positive-Edge-Triggered D Flip-Flops  
with Preset, Clear and Complementary Outputs  
General Description  
This device contains two independent positive-edge-trig-  
gered D flip-flops with complementary outputs. The informa-  
tion on the D input is accepted by the flip-flops on the posi-  
tive going edge of the clock pulse. The triggering occurs at a  
voltage level and is not directly related to the transition time  
of the rising edge of the clock. The data on the D input may  
be changed while the clock is low or high without affecting  
the outputs as long as the data setup and hold times are not  
violated. A low logic level on the preset or clear inputs will  
set or reset the outputs regardless of the logic levels of the  
other inputs.  
Features  
Y
Alternate Military/Aerospace device (5474) is available.  
Contact a National Semiconductor Sales Office/Distrib-  
utor for specifications.  
Connection Diagram  
Dual-In-Line Package  
TL/F/6526–1  
Order Number 5474DMQB, 5474FMQB, DM5474J, DM5474W, DM7474M or DM7474N  
See NS Package Number J14A, M14A, N14A or W14B  
Function Table  
Inputs  
CLR  
Outputs  
PR  
CLK  
D
Q
Q
L
H
L
H
L
X
X
X
X
X
H
L
H
L
L
H
L
X
H*  
H
H*  
L
H
H
H
H
H
H
u
u
L
L
H
X
Q
0
Q
0
e
e
e
H
X
L
High Logic Level  
Either Low or High Logic Level  
Low Logic Level  
e
e
Positive-going transition of the clock.  
This configuration is nonstable; that is, it will not persist when either the preset and/or clear  
inputs return to their inactive (high) level.  
u
*
e
Q
0
The output logic level of Q before the indicated input conditions were established.  
C
1995 National Semiconductor Corporation  
TL/F/6526  
RRD-B30M105/Printed in U. S. A.  
123456

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型号 品牌 获取价格 描述 数据表
DM7474N FAIRCHILD

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 		Dual Positive-Edge-Triggered D-Type Flip-Flops with Preset, Clear and Complementary Output
DM7474N NSC

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 		Dual Positive-Edge-Triggered D Flip-Flops with Preset, Clear and Complementary Outputs
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 		TTL/H/L SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP14, PL
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