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DECL-75

更新时间： 2024-09-18 06:52:55

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描述
10K ECL Logic Buffered Delay 16-Pin Modules

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DECL-75 技术参数

生命周期：	Active	零件包装代码：	DIP
包装说明：	DIP,	针数：	9
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.66	其他特性：	MAX RISE TIME CAPTURED
系列：	10K	JESD-30 代码：	R-XDIP-T9
逻辑集成电路类型：	ACTIVE DELAY LINE	功能数量：	1
抽头/阶步数：	5	端子数量：	9
最高工作温度：	85 °C	最低工作温度：	-30 °C
输出极性：	TRUE	封装主体材料：	UNSPECIFIED
封装代码：	DIP	封装形状：	RECTANGULAR
封装形式：	IN-LINE	最大电源电流（ICC）：	75 mA
可编程延迟线：	NO	认证状态：	Not Qualified
座面最大高度：	7.62 mm	表面贴装：	NO
技术：	ECL	温度等级：	OTHER
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	总延迟标称（td）：	75 ns
宽度：	7.62 mm	Base Number Matches：	1

DECL-75 数据手册

10K ECL Logic Buffered Delay 16-Pin Modules

5-Tap: DECL • Single: FECL • Triple: MECL

Electrical Specifications at 25^OC

Tap Delay Tolerances +/- 5% or 1.5ns (+/- 0.8ns <10ns)

Delay

(ns)

Single

10K P/N

Triple

10K P/N

10K ECL

5 Tap P/N

Tap-to-Tap

(ns)

Tap 1

Tap 2

Tap 3

Tap 4

Total - Tap 5

3 ± 0.5

4 ± 0.5

FECL-3

FECL-4

FECL-5

MECL-3

MECL-4

MECL-5

MECL-6

MECL-7

MECL-8

MECL-9

MECL-10

MECL-15

MECL-20

MECL-25

MECL-50

----

DECL-6

2.0

3.0

4.0

5.0

6 ± 0.8

1 ± 0.4

2 ± 0.6

DECL-10

DECL-15

DECL-20

DECL-25

DECL-30

DECL-40

DECL-45

DECL-50

DECL-75

DECL-100

DECL-125

DECL-150

DECL-200

DECL-250

2.0

4.0

6.0

8.0

10 ± 1.0

5 ± 0.5

3.0

6.0

9.0

12.0

16.0

20.0

24.0

32.0

36.0

40.0

60.0

80.0

100.0

120.0

160.0

200.0

15 ± 1.5

3 ± 0.8

6 ± 0.75

7 ± 0.75

8 ± 0.8

FECL-6

4.0

8.0

12.0

15.0

18.0

24.0

27.0

30.0

45.0

60.0

75.0

90.0

120.0

150.0

20 ± 1.5

4 ± 1.0

FECL-7

FECL-8

5.0

10.0

12.0

16.0

18.0

20.0

30.0

40.0

50.0

60.0

80.0

100.0

25 ± 1.5

5 ± 1.0

6.0

30 ± 1.5

6 ± 1.5

9 ± 1.0

FECL-9

8.0

40 ± 2.0

8 ± 2.0

10 ± 1.0

15 ± 1.5

20 ± 1.5

25 ± 1.5

50 ± 2.5

60 ± 3.0

75 ± 3.75

100 ± 5.0

FECL-10

FECL-15

FECL-20

FECL-25

FECL-50

FECL-60

FECL-75

FECL-100

9.0

45 ± 2.25

50 ± 2.5

9 ± 2.0

10.0

15.0

20.0

25.0

30.0

40.0

50.0

10 ± 2.0

15 ± 2.5

20 ± 3.0

25 ± 3.0

30 ± 3.0

40 ± 4.0

50 ± 5.0

75 ± 3.75

100 ± 5.0

125 ± 6.25

150 ± 7.5

200 ± 10.0

250 ± 12.5

----

** This part numbers does not have 5 equal taps.

Specified Tap-to-Tap Delays are referenced to Tap 1.

OPERATING SPECIFICATIONS (10K ECL)

DECL Style Schematic

V_EESupply Voltage .............................................. -5.20 ± 0.25 VDC

Supply Current, I_EE, DECL.......................... 60 mA typ., 75 mA max.

Supply Current, I_EE, FECL .......................... 40 mA typ., 65 mA max.

Supply Current, I_EE, MECL ....................... 85 mA typ., 105 mA max.

Vcc Tap1 Tap3 Tap5

Logic “1” Input:

V_IH................................................ -0.98 V min.

I_IH.................................................. 265 µA max.

V_IL................................................. -1.63 V max.

I_IL.................................................. 0.5 mA max.

Logic “0” Input:

_OHLogic “1” Voltage Out .............................................. -0.96 V min.

_OLLogic “0” Voltage Out .............................................. -1.65V max.

_ROOutput Rise Time .................................................. < 3.00 ns typ.

Vcc

Tap2 Tap4

Vee

Input Pulse Width, P_WI(DECL,FECL)......... 40% of total delay, min.

Input Pulse Width, P_WI(MECL) ................ 100% of total delay, min.

Operating Temperature Range ................................... -30^Oto +85^OC

Storage Temperature Range..................................... -65^Oto +150^OC

FECL Style Schematic

Vcc OUT

OUT

TEST CONDITIONS

(Measurements made at 25^OC)

_EESupplyVoltage ................................................................. -5.20VDC

Input Pulse Voltage ....................................................... -.80V to -1.80V

Input Pulse Rise Time ......................................................... 3.00ns max.

Input Pulse Period ....................................................... 4.0 x Total Delay

InputPulseDuty Cycle.................................................................... 50%

Outputs terminated through 100 Ω to -2.00 Vdc.

Vcc

Vee

Dimensions in Inches (mm) -- Unused Leads Removed Per Schematic

.810

(20.57)

MAX.

.400

(10.16)

MAX.

MECL Style Schematic

Vcc OUT OUT OUT

.260

.300

(6.60)

(7.62)

TYP. MAX.

.120

(3.05)

MIN.

.010

(0.25)

TYP.

.300

(7.62)

Vcc

Vee

.050

(1.27)

TYP.

.020

(0.51)

TYP.

.100

(2.54)

TYP.

Also Available in 10KH ECL Versions: DECLH, FECLH & MECLH Series

www.rhombus-ind.com

sales@rhombus-ind.com

TEL: (714) 898-0960

FAX: (714) 896-0971

DECL_FM 2001-01

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型号	品牌	获取价格	描述	数据表
DECL75M	ETC	获取价格	Logic IC
DECLDL-2-10	ETC	获取价格	Tapped Delay Line
DECLDL-2-10.5	ETC	获取价格	DELAY LINE\|FIXED TAPS\|2-LINE\|1-TAP\|HYBRID\|DIP\|12PIN\|PLASTIC
DECLDL-2-11	ETC	获取价格	Tapped Delay Line
DECLDL-2-11.5	ETC	获取价格	DELAY LINE\|FIXED TAPS\|2-LINE\|1-TAP\|HYBRID\|DIP\|12PIN\|PLASTIC
DECLDL-2-12	ETC	获取价格	Tapped Delay Line
DECLDL-2-12.5	ETC	获取价格	DELAY LINE\|FIXED TAPS\|2-LINE\|1-TAP\|HYBRID\|DIP\|12PIN\|PLASTIC
DECLDL-2-13	ETC	获取价格	Tapped Delay Line
DECLDL-2-13.5	ETC	获取价格	DELAY LINE\|FIXED TAPS\|2-LINE\|1-TAP\|HYBRID\|DIP\|12PIN\|PLASTIC
DECLDL-2-14	ETC	获取价格	Tapped Delay Line

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