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Datasheet > 微控制器和处理器 > 时钟发生器> CYI9530ZXC
CYI9530ZXC PDF预览

CYI9530ZXC

更新时间： 2024-11-27 03:11:51
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 晶体时钟发生器微控制器和处理器外围集成电路光电二极管PC
页数 文件大小 规格书
11页 263K
描述
PCIX I/O System Clock Generator with EMI Control Features

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CYI9530ZXC 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：TSSOP包装说明：TSSOP, TSSOP48,.3,20
针数：48Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.51Is Samacsys：N
JESD-30 代码：R-PDSO-G48JESD-609代码：e4
长度：12.4965 mm湿度敏感等级：1
端子数量：48最高工作温度：70 °C
最低工作温度：最大输出时钟频率：133.3 MHz
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP48,.3,20封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3.3 V主时钟/晶体标称频率：33.33 MHz
认证状态：Not Qualified座面最大高度：1.1 mm
子类别：Clock Generators最大压摆率：300 mA
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：NICKEL PALLADIUM GOLD端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：20宽度：6.096 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

CYI9530ZXC 数据手册

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C9530  
PCIX I/O System Clock Generator with EMI  
Control Features  
Table 1. Test Mode Logic Table[1]  
Features  
Input Pins  
SA1  
Output Pins  
CLKA  
• Dedicated clock buffer power pins for reduced noise,  
crosstalk and jitter  
OEA  
OEB  
SA0  
SB0  
LOW  
HIGH  
LOW  
HIGH  
X
• Input clock frequency of 25 MHz to 33.3 MHz  
• Output frequencies of XINx1, XINx2, XINx3 and XINx4  
• Output grouped in two banks of five clocks each  
• One REF XIN clock output  
SB1  
CLKB  
XIN  
REF  
XIN  
XIN  
XIN  
XIN  
HIGH  
HIGH  
HIGH  
HIGH  
LOW  
LOW  
LOW  
HIGH  
HIGH  
X
2 * XIN  
3 * XIN  
4 * XIN  
• SMBus clock control interface for individual clock  
disabling and SSCG control and individual back  
frequency selection  
Three-state Three-state  
• Output clock duty cycle is 50% (± 5%)  
• < 250 ps skew between output clocks within a bank  
• Output jitter < 250 psec (175 psec with all outputs at the  
same frequency)  
• Spread Spectrum feature for reduced electromagnetic  
interference (EMI)  
• OE pins for entire output bank enable control and  
testability  
• 48-pin SSOP and TSSOP packages  
Pin Configuration  
Block Diagram  
48  
REF  
VDD  
1
SDATA  
SCLK  
VDD  
2
47  
46  
45  
44  
XIN  
3
AGOOD#  
XOUT  
VSS  
4
VSS  
SSCG  
CLKA0  
5
VDD  
SSCG#  
Logic  
SA0  
6
SB0  
43  
42  
41  
CLKA1  
/N  
1
SA1  
7
SB1  
CLKA2  
0
VSS  
8
VSS  
CLKA3  
CLKA0  
CLKA1  
VDDA  
CLKA2  
VSS  
9
CLKB0  
CLKB1  
VDDB  
CLKB2  
VSS  
40  
39  
38  
37  
CLKA4  
OEA  
XIN  
XOUT  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
CLKB0  
CLKB1  
0
36  
35  
34  
33  
CLKB2  
1
/N  
VDDA  
CLKA3  
CLKA4  
VSS  
VDDB  
CLKB3  
CLKB4  
VSS  
SDATA  
SCLK  
CLKB3  
CLKB4  
OEB  
BGOOD#  
REF  
I2C  
Control  
Logic  
IA(0:2)  
SA(0,1)  
SB(0,1)  
32  
31  
30  
29  
28  
AGOOD#  
VSS  
BGOOD#  
AVDD  
AVDD  
VSS  
IA0  
IA1  
21  
22  
23  
24  
27  
26  
25  
IA2  
SSCG#  
VSS  
AVDD  
OEA  
OEB  
Note:  
1. A and B banks have separate frequency select and output enable controls. XIN is the frequency of the clock on the device’s XIN pin. OEA and OEB will three-state  
REF.  
Cypress Semiconductor Corporation  
Document #: 38-07033 Rev. *C  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised October 31, 2005  
1234567...11

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型号 品牌 获取价格 描述 数据表
CYI9530ZXCT CYPRESS

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